KR101044776B1 - Ｅｅｐｒｏｍ 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 필드 산화막에 의해 활성 영역 및 비활성 영역이 분리된 실리콘 기판에 터널 산화막을 성장시키는 단계와; 상기 터널 산화막 상에 플로팅 게이트 폴리실리콘을 증착한 후 식각하여 플로팅 게이트 전극을 패터닝하는 단계와; 상기 플로팅 게이트 상부에 ONO막을 증착하여 상기 플로팅 게이트를 전면 감싸도록 하는 단계와; 상기 ONO막 상부에 콘트롤 게이트 폴리실리콘을 증착하는 단계와; 상기 필드 산화막 상의 플로팅 게이트와 콘트롤 게이트 폴리실리콘이 오버랩 되지 않도록 상기 콘트롤 게이트 폴리실리콘을 식각하는 단계를 포함한다. 이러한 본 발명에 의하면, 콘트롤 게이트와 플로팅 게이트가 오버랩 되지 않도록 하여 소거 동작시 UV를 받는 면적을 증가시켜 소거 효율을 향상시킬 뿐 아니라, ONO 유전체막이 플로팅 게이트를 전면 감싸도록 하여 전하 보유 능력을 향상시킬 수 있다.
UV, 유전체막, 면적, 소거, 오버랩
Description
도1은 종래 기술에 의해 형성된 EEPROM 소자를 나타낸 도면이다.
도2는 본 발명에 의해 형성된 EEPROM 소자를 나타낸 도면이다.
도3a 내지 도3g는 본 발명에 의한 EEPROM 제조 방법을 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
300 : 실리콘 기판 310 : 필드 산화막
320 : 터널 산화막 330 : 플로팅 게이트 폴리 실리콘
340 : ONO막 350 : 콘트롤 게이트 폴리 실리콘
본 발명은 EEPROM 소자의 제조 방법에 관한 것으로, 보다 상세하게는 EEPROM 소거 동작시에 UV 라이트를 받는 면적을 증가시켜 소거 동작 특성을 향상시킬 수 있는 EEPROM 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리의 셀 트랜지스터는 일반적인 MOS트랜지스터에 플로팅 게이트를 더 포함하고 있는 구조이다. 비휘발성 메모리의 셀 트랜지스터는 반도체 기판 상에 터널 산화막을 개재하여 플로팅게이트가 위치하고, 플로팅게이트 상부에 게이트 층간 유전체막을 개재하여 제어플로팅 게이트가 형성되어 있다.
비휘발성 메모리의 기입(program)동작은 FN터널링(fowler-nordheim tunneling)에 의한 방법과 열전자 주입(hot electron injection)에 의한 방법이 있다. FN터널링에 의한 방법은 터널산화막에 인가된 고전계에 의해 전자가 반도체 기판으로부터 플로팅게이트로 주입됨으로써 기입(program)이 이루어진다.
또한, 열전자 주입에 의한 방법은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅게이트에 주입됨으로써 기입(program)이 이루어진다. 비휘발성 메모리의 소거(erase)동작은 반도체 기판 또는 소오스(source)로 플로팅게이트에 저장된 전자를 방출하여 이루어진다.
종래 기술에 의한 비휘발성 메모리 소자중 EEPROM 제조 방법에서는 플로팅 게이트 전극(FG)을 형성하고 그 상부에 ONO 유전체막을 형성한 후 다시 콘트롤 게이트 전극(CG)을 형성한다. 그런 다음 식각 공정을 진행하여 CG-ONO-FG 구조의 게이트를 형성하게 된다. 식각 공정을 진행한 후에 소자는 90°방향 구조의 게이트 전극이 되는데 이는 소자의 길이 방향으로 ONO 층이 플로팅 게이트 전극을 감싸지 못하는 구조가 된다.
통상적으로 비휘발성 메모리 소자 중에 EEPROM 소자의 소거 동작시에는 UV Light를 쪼이게 되는데 종래의 EEPROM 소자의 게이트 구조에서는 플로팅 게이트 전극이 콘트롤 게이트 전극에 정렬되어 있기 때문에 소거 동작 효율이 떨어지는 문제점이 있었다.
상기 종래 기술에 의한 비휘발성 메모리 소자의 문제점을 하기 도면을 참조하여 설명한다.
도1은 종래 기술에 의해 형성된 EEPROM 소자를 나타낸 것으로, (가)는 EEPROM 소자 셀의 레이 아웃을 나타낸 것이고, (나)는 상기 셀의 채널 방향 즉, A-A' 방향의 단면도, (다)는 상기 셀의 필드 산화막 상부의 B-B' 단면을 나타낸 것이다.
상기 도1의 (나)를 참조하면, 종래 기술에 의한 EEPROM 소자는 실리콘 기판(100)상에 터널 산화막(110), 플로팅 게이트(120)와 전하 보유 특성을 개선하기 위한 ONO막(130) 및 콘트롤 게이트(140)가 형성된다. 또한 상기 게이트 전극의 양측 하부 실리콘 기판(100)에 소오스/드레인 접합 영역(150)이 형성되며 상기 결과물 전면이 층간 절연막(170)에 의해 절연되어 있다.
상기 형성된 비휘발성 메모리 소자의 EEPROM 소거 동작시 UV Light를 쪼이게 되는데 도1의 (나) 및 (다)에 도시된 바와 같이 플로팅 게이트 전극이 콘트롤 게이트 전극에 정렬되어 있기 때문에 UV Light를 받는 면적이 좁아 소거 동작 효율이 떨어지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 플로팅 게이트와 콘트롤 게이트가 오버랩 되지 않도록 패터닝 하여 UV 라이트를 더 많이 쬘 수 있도록 할 뿐만 아니라 유전체막으로 플로팅 게이트를 치밀하게 감싸 유전체막의 전하 보유 능력을 향상시킬 수 있도록 하는 EEPROM 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 필드 산화막에 의해 활성 영역 및 비활성 영역이 분리된 실리콘 기판에 터널 산화막을 성장시키는 단계와; 상기 터널 산화막 상에 플로팅 게이트 폴리실리콘을 증착한 후 식각하여 플로팅 게이트 전극을 패터닝하는 단계와; 상기 플로팅 게이트 상부에 ONO막을 증착하여 상기 플로팅 게이트를 전면 감싸도록 하는 단계와; 상기 ONO막 상부에 콘트롤 게이트 폴리실리콘을 증착하는 단계와; 상기 필드 산화막 상의 플로팅 게이트와 콘트롤 게이트 폴리실리콘이 오버랩 되지 않도록 상기 콘트롤 게이트 폴리실리콘을 식각하는 단계를 포함하는 것을 특징으로 하는 EEPROM 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 EEPROM 소자의 제조 방법에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩 되지 않도록 하고 ONO 유전체막으로 플로팅 게이트를 전면 감싸도록 함으로써, 게이트 전극 소거 동작시 UV Light를 더 잘 받게 하여 소거 특성을 향상시킬 뿐만 아니라, 유전체막의 전하 보유 능력을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2는 본 발명에 의해 형성된 EEPROM 소자를 나타낸 도면으로, (가)는 본 발명에 의한 EEPROM 소자 셀의 레이 아웃을 나타낸 것이고, (나)는 상기 셀의 채널 방향 즉, A-A' 방향의 단면도, (다)는 상기 셀의 필드 산화막 상부의 B-B' 단면을 나타낸 것이다.
여기에 도시된 바와 같이 본 발명에 의한 EEPROM 소자는 실리콘 기판(200)상에 터널 산화막(220), 플로팅 게이트(230)가 형성되고, 상기 플로팅 게이트와 터널 산화막 상부 전면을 전하 보유 특성을 개선하기 위한 ONO막(240)이 감싸고 있다.
상기 도2 (다)를 참조하면, 상기 ONO 유전체막(240) 상에 콘트롤 게이트가 형성되되, 상기 필드 산화막(210) 상부에서는 상기 콘트롤 게이트와 플로팅 게이트가 오버랩 되지 않게 된다. 이로 인하여 후속 소거 동작시에 UV Light를 쪼이게 되면, (나) 및 (다)에 도시된 바와 같이 플로팅 게이트 전극이 콘트롤 게이트 전극에 플로팅 게이트 전극이 콘트롤 게이트 전극에 정렬되어 있지 않아 UV Light를 받는 면적이 증가하여 소거 동작 효율이 증가시키게 된다.
이하, 상기 구조를 갖는 EEPROM 제조 방법을 하기 도면을 참조하여 설명하도록 한다.
도3a 내지 도3g는 본 발명에 의한 EEPROM 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도3a에 도시된 바와 같이 도시되지는 않지만 소정의 소자 분리 공정으로 필드 산화막을 형성한 후에 실리콘 기판(300)상에 습식 또는 건식 산화 공정을 진행하여 터널 산화막(320)을 100~200Å 두께로 성장시킨다.
그리고, 도3b에 도시된 바와 같이 터널 산화막 상부에 플로팅 게이트로 이용할 제 1 폴리실리콘(330)을 1000~1500Å 두께로 증착한 후 식각 공정을 진행하여 도3c에 도시된 바와 같이 플로팅 게이트 전극을 패터닝 한다.
이어서, 도3d에 도시된 바와 같이 상기 결과물 상부에 전하 보유 특성을 개선하기 위한 제 1 ONO막(340)을 증착하되, 상기 플로팅 게이트와 실리콘 기판 전면에 형성하여 플로팅 게이트를 전부 감싸도록 한다. 이때, 플로팅 게이트 전체가 ONO막으로 둘러쌓여 있기 때문에 전하 보유 특성이 우수한 이점이 있다.
다음 단계로, 도3e에 도시된 바와 같이 콘트롤 게이트로 이용할 제 2 폴리실리콘(350)을 2000~3500Å 두께로 증착한다.
이어서, 소정의 포토레지스트 패턴(미도시함)을 식각 마스크로 이용하여 도3f에 도시된 바와 같이 상기 제 2 폴리 실리콘(350)을 식각하여 콘트롤 게이트 전극을 형성하되, 도3 (다)에 도시된 바와 같이 필드 산화막 상부에서는 플로팅 게이트 전극과 콘트롤 게이트 전극이 오버랩 되지 않도록 한다.
이와 같이 형성된 EEPROM 소자를 이용한 소거 동작을 위하여 도2에 도시된 바와 같이 UV Light를 쬐어주면 플로팅 게이트와 콘트롤 게이트 전극이 오버랩 되자 않아 UV Light를 받는 면적이 증가하여 우수한 소거 특성을 갖게된다. 또한, ONO막이 게이트 전극을 치밀하게 감싸기 때문에 전하 보유 특성을 향상시킬 수 있다.
상기한 바와 같이 본 발명은 게이트 전극을 소거 동작시에 UV Light를 받을수 있는 면적을 증가시킴으로써 기존 셀에 비해 우수한 소거 특성을 갖도록 할 뿐만 아니라 ONO막이 플로팅 게이트 전면을 치밀하게 감싸주어 전하 보유 특성을 향상시킬 수 있는 이점이 있다.
Claims (3)
- 필드 산화막에 의해 활성 영역 및 비활성 영역이 분리된 실리콘 기판에 터널 산화막을 성장시키는 단계;상기 터널 산화막 상에 플로팅 게이트 폴리실리콘을 증착한 후 식각하여 상기 활성 영역에는 제1폭의 제1 플로팅 게이트 전극을 형성하고, 상기 비활성 영역에는 상기 제1폭보다 넓은 제2폭의 제2 플로팅 게이트 전극을 형성하는 단계;상기 제1 및 제2 플로팅 게이트 전극의 노출된 상부면 및 측면을 ONO막으로 모두 둘러싸게 형성하는 단계;상기 ONO막 상에 콘트롤 게이트 폴리실리콘을 증착하는 단계; 및상기 콘트롤 게이트 폴리실리콘을 식각하여 상기 활성 영역에는 상기 제1 플로팅 게이트 전극의 폭에 정렬되는 제1폭의 제1 콘트롤 게이트를 형성하고, 상기 비활성 영역에는 상기 제2폭의 제2 플로팅 게이트 전극을 덮고 있는 ONO막의 상부면 일부를 노출시키는 제1폭의 제2 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 소자의 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트 폴리실리콘은 1000~1500Å 두께로 증착하는 것을 특징으로 하는 EEPROM 소자의 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트 폴리실리콘은 2000~3500Å 두께로 증착하는 것을 특징으로 하는 EEPROM 소자의 제조 방법.
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