KR20030059711A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판 상에 소정 간격 이격되어 배치된 제1 기저 패턴 및 제2 기저 패턴과, 제1, 제2 기저 패턴 사이의 반도체 기판 내에 채널 영역이 형성된다. 제1, 제2 기저 패턴의 상기 채널 영역 반대편에 인접한 반도체 기판 내에 각각 형성된 소오스 영역 및 드레인 영역이 존재한다. 제1 기저 패턴 상부를 메모리 게이트가 덮고, 메모리 게이트는 제1 기저 패턴 상부로 부터 확장되어 채널 영역의 소정영역 상부를 덮는다. 메모리 게이트 및 채널 영역 사이에 터널산화막이 개재된다. 선택게이트가 제2 기저 패턴을 덮는다. 이 소자의 제조방법은, 반도체 기판 상에 소정간격 이격된 제1 기저 패턴 및 제2 기저 패턴을 형성한다. 제1 및 제2 기저 패턴 사이의 반도체 기판 내에 채널영역을 형성한다. 제1 및 제2 기저 패턴의 채널영역 반대편에 인접한 활성영역들 내에 소오스 영역 및 드레인 영역을 각각 형성한다. 채널영역의 소정영역 상부에 터널산화막을 형성하고, 제1 기저 패턴 및 터널산화막을 덮는 메모리 게이트를 형성한다. 또한, 제2 기저 패턴을 덮는 선택 게이트 패턴을 형성한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 메모리 트랜지스터와 선택트랜지스터가 직렬로 접속된 FLOTOX(floating gate tunneling oxide) EEPROM 및 그 제조방법에 관한 것이다.
일반적으로 EEPROM 셀은 EPROM(Erasable programmable read only memory) 셀과 마찬가지로 부유게이트(Floating gate)를 가지며, 부유게이트에 전자를 주입하거나 방출함으로써 데이터를 기억시킨다. 그러나, EEPROM의 전자 주입 및 방출 방식은 EPROM과 비교하여 매우 다른 방법을 채택하고 있다.
EPROM에서는 플로팅게이트로의 전자의 주입이 소오스, 드레인간을 흐르는 전자중에서 에너지가 높은 열 전자(hot electron)에 의하여 진행되고, 전자 방출은자외선의 에너지를 이용하였다. 이에 비하여, EEPROM에서 플로팅게이트로의 전자의 주입 및 방출은 얇은 터널절연막을 통하여 발생하는 터널링을 사용한다. 즉, 터널산화막의 양단에 10MeV/㎝ 안팍의 고전계를 인가하게 되면, 터널절연막을 통하여 전류가 흐르게 되는데, 이를 FN터널링(Folow-Nordheim tunneling)이라고 한다. EEPROM에서의 전자의 주입 및 방출은 상술한 FN 터널링을 이용한다.
EEPROM 메모리 중에서 특히, FLOTOX형의 메모리는 2개의 트랜지스터, 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)1가 하나의 메모리 셀을 구성한다. 메모리 트랜지스터는 전하를 저장하는 부유게이트와 메모리 트랜지스터를 제어하기 위한 제어 게이트 전극 및 이들 사이에 개재된 게이트 층간유전막으로 구성된다.
도 1 내지 도 3는 종래의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 게이트 절연막(102)을 형성하고 상기 반도체 기판(100)의 소정영역 내에 채널확산층(110)을 형성한다. 도시하지는 않았지만, 상기 게이트 절연막을 형성하기(102) 전에 상기 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 게이트 절연막(102)은 상기 활성영역 상부에 형성된다. 상기 게이트 절연막(102)의 일부를 제거하여 상기 채널확산층(110)의 소정영역을 노출시킨다. 상기 노출된 영역에 터널절연막(118)을 형성한다. 즉, 상기 터널절연막(118)은 상기 채널 확산층(110) 상부에 위치한다. 상기 반도체 기판(100)의 전면에 하부 도전막 및 유전막을 차례로 형성하고, 패터닝하여상기 채널확산층(110)을 덮는 부유게이트 패턴(120a) 및 상기 부유게이트 패턴(120a)으로 부터 소정간격 이격된 하부 선택 게이트 패턴(120b)을 형성한다. 상기 부유게이트 패턴(120a)의 상부에 게이트 층간유전막(122a)이 형성되고, 상기 하부 선택 게이트 패턴(120b) 상부에 층간유전막 패턴(122b)이 형성된다.
도 2를 참조하면, 상기 결과물에 열처리 공정을 진행하여 상기 부유게이트 패턴(120a) 및 상기 하부 선택 게이트 패턴(120b)의 측벽들에 측벽절연막(124)을 형성한다. 계속해서, 상기 측벽절연막(124)이 형성된 결과물 전면에 상부 도전막(126)을 형성한다.
도 3을 참조하면, 상기 상부 도전막(126)을 패터닝하여 상기 게이트 층간 유전막(122a) 상에 제어게이트 전극(126a)을 형성함과 동시에 상기 층간유전막 패턴(122b) 상부에 상부 선택 게이트(126b)을 형성한다.
도시하지는 않았지만 상술한 것과 달리 상기 하부 도전막, 상기 유전막 및 상기 상부도전막을 모두 형성한 후, 상기 상부도전막, 상기 유전막 및 상기 하부도전막을 차례로 패터닝하여 제어게이트 전극과, 상기 제어게이트 전극에 자기정렬된 게이트 층간유전막 및 부유게이트 패턴을 형성함과 동시에 상부 선택 게이트 및 상기 상부 선택 게이트에 자기정렬된 층간유전막 패턴 및 하부 선택 게이트 패턴을 형성할 수도 있다.
상기 부유게이트 패턴(120a), 상기 게이트 층간유전막(122a) 및 상기 제어게이트 전극(126a)은 메모리 트랜지스터의 게이트 패턴을 구성하고, 상기 하부 선택 트랜지스터(120b), 상기 층간유전막 패턴(122b) 및 상기 상부 선택 게이트(126b)은선택 트랜지스터의 게이트 패턴을 구성한다.
이어서, 상기 메모리 게이트 패턴 및 상기 선택 게이트패턴 사이의 반도체 기판 내에 불순물을 주입하여 상기 채널확산층(110)을 포함하는 채널영역(110a)을 형성하고, 상기 메모리 게이트 패턴 및 상기 선택 게이트 패턴의 상기 채널영역(110a) 반대편에 인접한 반도체 기판 내에 각각 소오스 영역(108) 및 드레인 영역(112)을 형성한다.
도 4는 종래의 비휘발성 메모리 소자의 문제점을 설명하기 위한 단면도이다.
도 4를 참조하면, 일반적으로 선택 트랜지스터와 메모리 트랜지스터로 구성된 메모리 셀을 갖는 FLOTOX형 비휘발성 메모리 소자의 셀 어레이는 이웃한 메모리 셀들이 서로 대칭적으로 배치된다. 즉, 각 메모리 셀은 일 측에 인접한 메모리 셀과 소오스 영역을 공유하고, 다른측에 인접한 메모리 셀과 드레인 영역을 공유한다. 따라서, 상기 부유게이트 패턴(120a) 및 상기 하부 선택 게이트 패턴(120b)이 오정렬(mis-align)되어 형성되면 상기 소오스 영역(108)과 상기 채널영역(110a) 사이의 간격이 인접한 메모리 셀들간에 차이를 가지게 된다. 이는 메모리 트랜지스터들의 문턱전압 산포를 증가시키는 결과를 가져온다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀들의 채널 영역 및 소오스 영역 사이의 간격이 일정한 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이를 구성하는 메모리트랜지스터의 문턱전압의 산포가 좁은 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 4는 종래의 비휘발성 메모리 소자의 문제점을 설명하기 위한 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 사시도이다.
도 7a 내지 도 15a는 도 5의 I-I'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 7b 내지 도 13b는 도 5의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 12c는 도 12a 및 도 12b 단계에서 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 16은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 사시도이다.
도 18a, 19a 및 20은 도 16의 Ⅲ-Ⅲ'을 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18b 및 도 19b는 도 16의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18c는 도 18a 및 도 18b 단계에서 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
상기 기술적 과제들은 메모리 트랜지스터 및 선택트랜지스터가 직렬로 연결된 FLOTOX형 비휘발성 메모리 소자 및 그 제조방법에 의해서 제공될 수 있다. 이 소자는, 반도체 기판 상에 소정 간격 이격되어 배치된 제1 기저 패턴 및 제2 기저 패턴과, 상기 제1, 제2 기저 패턴 사이의 반도체 기판 내에 형성된 채널 영역을 포함한다. 상기 제1, 제2 기저 패턴의 상기 채널 영역 반대편에 인접한 반도체 기판 내에 각각 형성된 소오스 영역 및 드레인 영역이 존재한다. 상기 제1 기저 패턴 상부를 메모리 게이트가 덮고, 상기 메모리 게이트는 상기 제1 기저 패턴 상부로 부터 확장되어 상기 채널 영역의 소정영역 상부를 덮는다. 상기 메모리 게이트 및 상기 채널 영역 사이에 터널산화막이 개재된다. 선택게이트가 상기 제2 기저 패턴을 덮는다.
본 발명의 일 실시예에서, 상기 메모리 게이트는, 상기 제1 기저 패턴 및 상기 채널영역의 소정영역 상부를 덮는 부유게이트 패턴과, 상기 부유게이트 패턴 상부의 제어게이트 전극을 포함할 수 있다. 상기 제어 게이트 전극 및 상기 부유게이트 패턴 사이에 게이트 층간유전막이 개재된다. 또한, 상기 선택 게이트는, 상기 제2 기저 패턴 상부에 차례로 적층된 하부 선택게이트 패턴, 층간절연막 및 상부 선택게이트를 포함할 수 있다. 이 경우, 상기 상부 선택게이트 및 상기 하부 선택게이트 패턴은 상기 층간절연막을 관통하여 서로 전기적으로 접속될 수 있다.
이 소자의 제조방법은, 반도체 기판 상에 소정간격 이격된 제1 기저 패턴 및 제2 기저 패턴을 형성하는 단계를 포함한다. 상기 제1 및 제2 기저 패턴 사이의 반도체 기판 내에 채널영역을 형성한다. 상기 제1 및 제2 기저 패턴의 상기 채널영역 반대편에 인접한 활성영역들 내에 소오스 영역 및 드레인 영역을 각각 형성한다. 상기 채널영역의 소정영역 상부에 터널산화막을 형성하고, 상기 제1 기저 패턴 및 상기 터널산화막을 덮는 메모리 게이트를 형성한다. 또한, 상기 제2 기저 패턴을 덮는 선택 게이트 패턴을 형성한다. 상기 메모리 게이트는 차례로 적층된 부유게이트 패턴, 게이트 층간유전막 및 제어게이트 전극을 포함한다. 상기 부유게이트 패턴은 상기 제1 기저 패턴 및 상기 터널산화막을 덮고, 상기 제어게이트 전극은 상기 부유게이트 상부에 위치한다. 상기 게이트 층간절연막이 상기 제어게이트 전극과 부유게이트 패턴 사이에 개재된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 및 도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도 및 사시도를 나타낸 도면이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판의 소정영역에 소자분리막이 배치되어 활성영역을 한정한다. 상기 활성영역 상부를 메모리 게이트 패턴 및 선택 트랜지스터 패턴이 나란히 가로지른다. 상기 메모리 게이트는 상기 활성영역 상부를 가로지르는 제어게이트 전극(226a) 및 상기 제어 게이트 전극(226a) 및 상기 활성영역 사이에 개재된 부유게이트 패턴(220a)을 포함한다. 상기 메모리 게이트는 상기 부유게이트 패턴(220a) 및 상기 제어게이트 패턴(226a) 사이에 게이트 층간 유전막(222a)을 더 포함한다. 상기 부유게이트 패턴(220a) 및 상기 활성영역 사이에 제1 기저 패턴(204a)이 개재된다.
상기 선택 게이트 패턴은 차례로 적층되어 상기 활성영역을 가로지르는 하부 선택 게이트 패턴(204b), 층간절연막 패턴(222b) 및 상부 선택 게이트(220b)을 포함한다. 상기 하부 선택 게이트 패턴(204b) 하부에 상기 하부 선택 게이트 패턴(204b)과 나란히 상기 활성영역을 가로지르는 제2 기저 패턴(204b)이 위치한다. 상기 제1 기저 패턴(204a) 및 상기 제2 기저 패턴(204b) 사이의 상기 활성영역 상에 터널절연막(218)이 존재하고, 상기 부유게이트 패턴(220a)은 상기 제1 기저 패턴(204a) 상부로 부터 확장되어 상기 터널절연막(218) 상부를 더 덮는다. 상기 터널절연막(218)을 둘러싸는 상기 활성영역 상에 상기 터널절연막(218)보다 두꺼운 게이트 절연막(202)이 존재한다. 상기 게이트 절연막(202)은 상기 제1 및 제2 기저 패턴(204a, 204b)과 상기 활성영역 사이와, 상기 부유게이트 패턴(220a)과 상기 활성영역 사이와, 상기 하부 선택 게이트 패턴(220b)과 상기 활성영역 사이에 개재될 수 있다. 상기 제1 및 제2 기저 패턴(204a, 204b) 사이의 활성영역 내에 채널영역이 존재한다. 또한, 상기 제1 기저 패턴(204a)의 상기 채널영역 반대편에 인접한 활성영역 내에 소오스 영역(208)이 존재하고, 상기 제2 기저 패턴(204b)의 상기 채널영역 반대편에 인접한 활성영역 내에 드레인 영역(212)이 존재한다.
본 발명의 일 실시예에서 상기 메모리 게이트를 가로지르는 단면으로 보여질 때, 상기 부유게이트 패턴(220a)의 폭은 상기 제어게이트 전극(226a)의 폭보다 넓다. 또한, 상기 선택 게이트 패턴을 가로지르는 단면으로 보여질 때, 상기 하부 선택게이트 패턴(220b)의 폭은 상기 상부 선택게이트 패턴(226b)의 폭보다 넓다. 상기 소오스 영역은(208) 상기 소자분리막(Fox)을 가로질러 이웃한 소오스 영역과 접속된다. 바람직하게는, 상기 소오스 영역들(208) 사이의 상기 소자분리막(Fox)은 절단되어 상기 활성영역들이 연결되고, 상기 연결된 활성영역 내에 소오스 영역(208)이 존재할 수 있다. 상기 부유게이트 패턴(220a), 상기 게이트 층간절연막(222a) 및 상기 제어 게이트 전극(226a)은 메모리 게이트를 구성한다. 또한, 상기 하부 선택 게이트 패턴(220b), 층간절연막 패턴(222b) 및 상부 선택 게이트 패턴(226b)는 선택 게이트를 구성한다.
도 7a 내지 도 13a, 도 14는 도 5의 I-I'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 15는 도 5의 I-I'를 따라 취해진 본 발명의 제1 실시예의 변형례를 설명하기 위한 공정단면도이다.
도 7b 내지 도 13b는 도 5의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 7a 및 도 7b를 참조하면, 반도체 기판(200)의 소정영역에 소자분리막(Fox)을 형성하여 활성영역들을 한정한다. 상기 결과물 전면에 게이트 절연막(202), 기저 도전막(base conductive layer; 204), 및 상부 절연막(206)을 차례로 형성한다. 상기 기저 도전막(204)은 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 상부 절연막(206)은 상기 기저 도전막(204) 및 상기 게이트 절연막(202)과 식각선택비를 가지는 절연막으로써, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다.
도 8a 및 도 8b를 찹조하면, 상기 상부 절연막(206) 및 상기 기저 도전막(204)을 차례로 패터닝하여 상기 활성영역들 상부를 덮는 제1 기저 패턴(204a)을 형성하고, 상기 제1 기저 패턴들(204a)로 부터 이격되어 상기 활성영역을 가로지르는 제2 기저 패턴(204b)을 형성한다. 상기 제1 및 제2 기저 패턴들(204a, 204b)의 각각의 상부에 상부 절연막 패턴(206a)이 덮인다. 상기 제1 기저 패턴들(204a)은 상기 활성영역 상부를 덮고, 그 가장자리는 연장되어 상기 소자분리막(Fox)의 상부에 중첩된다. 상기 제1 기저 패턴들(204a) 및 상기 제2 기저 패턴(204b)으로 구성된 그룹들은 메모리 셀 어레이에서 서로 이웃하여 대칭적으로 나란히 배치된다. 상기 제1 기저패턴(204a) 및 상기 제2 기저패턴(204b) 사이의 활성영역 내에 채널영역(210)을 형성하고, 상기 제1 기저 패턴(204a) 및 상기 제2 기저 패턴(204b)의 상기 채널영역(210) 반대편에서 인접하는 활성영역 내에 각각 소오스 영역(208) 및 드레인 영역(212)을 형성한다. 상기 소오스 영역(208)은 상기 제1 기저 패턴(204a)에 인접하고, 상기 드레인 영역(212)은 상기 제2 기저 패턴(204b)에 인접한다. 상기 채널영역(210), 상기 소오스 영역(208) 및 상기 드레인 영역(212)은 상기 제1 및 제2 기저 패턴들(204a, 204b) 및 상기 상부 절연막 패턴(206a)을 이온주입마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 형성할 수 있다. 이에 의하여, 상기 채널영역(210), 상기 소오스 영역(208) 및 상기 드레인영역(212)은 상기 제1 및 제2 기저 패턴들(204a, 204b)에 자기정렬되어 형성된다.
상기 소자분리막(Fox)으로 격리되어 서로 이웃한 상기 소오스 영역들(208)은 전기적으로 접속되는 것이 바람직하다. 이를 위하여, 상기 소오스 영역들(208)이 형성될 영역들 사이에는 소자분리막(Fox)을 형성하지 않는 것이 바람직하다. 따라서, 상기 소오스 영역들()은 상기 소자분리막들()을 가로질러 이웃한 메모리 셀의 소오스 영역들과 접속된 공통소오스 라인(common source line)을 이룬다.
도 9a 및 도 9b를 참조하면, 상기 차례로 적층된 제1 기저패턴들(204a) 및 상기 상부 절연막 패턴들(206a)의 측벽들에 각각 제1 측벽스페이서(214a)를 형성하고, 상기 차례로 적층된 제2 기저 패턴(204b)의 측벽들에 각각 제2 측벽 스페이서(214b)를 형성한다. 상기 제1 및 제2 측벽스페이서들(214a, 214b)은 상기 게이트 절연막(202)과 식각선택비를 갖는 절연막인 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 상기 제1 및 제2 측벽 스페이서들(214a, 214b)이 형성된 결과물 상에 포토레지스트 패턴(216)을 형성한다. 상기 포토레지스트 패턴(216)은 상기 제1 및 제2 측벽 스페이서들(214a, 214b) 사이의 상기 게이트 절연막(202)의 소정부분을 노출시킨다. 상기 포토레지스트 패턴(216)을 식각마스크로 사용하여 상기 게이트 절연막(202)의 소정부분을 식각하여 상기 반도체 기판(200)의 일부를 노출시킨다.
상기 노출된 영역은 적어도 상기 제1 기저 패턴(204a) 및 상기 제2 기저패턴(204b) 사이의 상기 제1 측벽 스페이서(214a)의 상부를 포함하는 것이 바람직하다. 이에 따라서, 상기 반도체 기판(200)은 상기 제1 측벽 스페이서(214a)에 자기정렬되어 노출된다.
도 11a 및 도 11b를 참조하면, 상기 포토레지스트 패턴(216)과, 상기 상부 절연막 패턴(206a) 및 상기 제1 , 제2 측벽 스페이서(214a)를 제거한다. 이어서, 상기 노출된 반도체 기판 상에 상기 게이트 절연막(202) 보다 얇은 터널절연막(218)을 형성한다. 예컨대, 상기 반도체 기판에 열처리 공정을 적용하여 상기 노출된 반도체 기판 상에 열산화막을 형성함으로써 상기 터널절연막(218)을 형성 할 수 있다. 상기 터널절연막(218)이 형성된 결과물 전면에 하부도전막(220) 및 유전막(222)을 콘포말하게 형성한다. 상기 하부도전막(220)은 폴리실리콘막으로 형성할 수 있고, 상기 유전막(222)은 ONO(oxide-nitride-oxide)막으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 유전막(222) 및 상기 하부 도전막(220)을 차례로 패터닝하여 상기 제1 기저 패턴(204a) 및 상기 터널절연막(218)의 상부를 덮는 부유게이트 패턴(220a)과, 상기 부유게이트 패턴(220a) 상부를 덮는 게이트 층간유전막(222a)을 형성한다. 이와 함께, 상기 제2 기저패턴(204b) 상부에 상기 활성영역들을 가로지르는 하부 선택 게이트 패턴(220b) 및 상기 하부 선택게이트 패턴(220b) 상부에 층간유전막 패턴(222b)을 형성한다. 상기 제1 기저 패턴(204a) 및 상기 부유게이트 패턴(220a)은 비휘발성 메모리 소자의 부유게이트를 구성한다. 또한, 상기 제2 기저 패턴(204b) 및 상기 하부 선택 게이트 패턴(220b)은 비휘발성 메모리 소자의 하부 선택 게이트를 구성한다. 이 때, 상기 채널영역(210)에 인접한 상기 제1 기저패턴(204a)의 측벽은 상기 부유게이트 패턴(220a)으로 덮이는 것이 바람직하다. 또한, 상기 채널영역(210)에 인접한 상기 제2 기저 패턴(204b)의 측벽은 상기 하부 선택 게이트 패턴(220b)으로 덮이는 것이 바람직하다. 그 이유는, 상기 부유게이트 패턴(220a) 및 상기 하부 선택 게이트 패턴(220b)을 형성하기 위한 사진공정에서 오정렬이 일어 나더라도, 상기 채널영역(210)에 인접한 상기 제1 기저패턴(204a) 또는, 상기 제2 기저패턴(204b)의 가장자리가 식각되는 것을 방지하기 위함이다.
계속해서, 상기 부유게이트 및 상기 하부 선택 게이트의 측벽들에 측벽절연막(224)을 형성한다. 상기 측벽절연막(224)은 상기 부유게이트 패턴(220a) 및 상기 하부 선택 게이트 패턴(220b)의 측벽들에 형성되는 것이 바람직하다. 그러나, 상기 제1 기저패턴(204a)의 측벽 또는 상기 제2 기저패턴(204b)의 측벽이 노출되었을 경우, 상기 측벽절연막(224)은 상기 노출된 제1 기저패턴(204a)의 측벽, 또는 상기 노출된 제2 기저패턴(204b)의 측벽을 덮을 수 있다. 다시 말해서, 반도체 기판 상에 형성된 도전성을 갖는 구조체는 모두 절연막으로 둘러싸인다. 상기측벽절연막(224)은 상기 부유게이트 패턴(220) 및 상기 하부 선택 게이트 패턴(220b)이 형성된 결과물에 열처리 공정을 적용하여 형성된 열산화막일 수 있다. 도 12c에 도시된 것과 같이, 본 발명의 제1 실시예는 상기 활성영역들 상에 각각 이격된 섬형태(island shaped)의 부유게이트 패턴(220)을 갖는다.
도 13a 및 도 13b를 참조하면, 상기 측벽절연막(224)이 형성된 결과물 전면에 상부 도전막을 형성한다. 이어서, 상기 상부 도전막을 패터닝하여 상기 부유게이트 패턴(220a)의 상부를 지나며 상기 활성영역을 가로지르는 제어게이트 전극(226a) 및 상기 하부 선택 게이트 패턴(220b) 상부를 따라 상기 활성영역을 가로지르는 상부 선택 게이트(226b)를 형성한다. 상기 상부 도전막은 폴리실리콘막 또는 메탈 폴리사이드막을 형성하는 것이 바람직하다. 이 때, 상기 제어게이트 전극(226a)의 폭 및 상기 상부 선택 게이트(226b)의 폭은 각각 상기 부유게이트 패턴(220a)의 폭 및 상기 하부 선택 게이트 패턴(220b)의 폭보다 좁은 것이 바람직하다.
본 발명에 따르면 상기 부유게이트 패턴(220a)이 상기 제1 기저패턴(204a)의 상부를 콘포말하게 덮어, 상기 부유게이트 패턴(220a)의 상부면은 상기 제1 기저패턴(204a)의 상부에서 높고, 상기 터널절연막(218)의 상부에서 낮은 표면굴곡(topology)를 갖는다. 따라서 본 발명에 따른 비휘발성 메모리 소자는 제한된 면적에서 넓은 면적을 갖는 게이트 층간절연막을 가질 수 있다.
상기 상부 도전막을 형성하기 전에 상기 하부 선택 게이트 패턴(220b) 상의 상기 층간 유전막 패턴(222b)의 일부를 제거함으로써, 상기 상부 선택게이트(226b) 및 상기 하부 선택 게이트 패턴(220b)을 전기적으로 접속시킬 수 있다.
도 14를 참조하면, 서로 마주보는 부유게이트 패턴들(220a) 사이의 상기 소오스 영역(208)에 불순물을 주입하여 고농도 소오스 영역(heavy doped source region; 230)을 형성하고, 서로 마주보는 하부 선택 게이트 패턴들(220b) 사이의 상기 드레인 영역(210)에 불순물을 주입하여 고농도 드레인 영역(heavy doped source region; 228)을 형성할 수 있다.
이와 달리, 도 15를 참조하면, 상기 고농도 소오스 영역(230) 및 상기 저농도 소오스 영역(228)을 형성하지 않고, 상기 제어게이트 전극(226a) 및 상기 상부 선택 게이트(226b)이 형성된 결과물 전면에 절연막(232)을 형성하고, 상기 절연막(232)을 패터닝하여 상기 드레인 영역(210)들을 노출시키는 비트라인 콘택홀들(234)을 형성한다. 계속해서, 상기 절연막(232)을 이온주입마스크로 사용하여 상기 비트라인 콘택 홀들(234)에 노출된 드레인 영역 내에 불순물을 주입하여 고농도 드레인 영역(228a)을 형성할 수도 있다. 이때, 도시하지는 않았지만 상기 반도체 기판의 소정영역에서 상기 소오스 영역(208), 상기 제어게이트 전극(226a) 및 상기 상부 선택 게이트(226b)을 각각 노출시키는 콘택홀들이 형성될 수 있다.
도 16은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 평면도이다.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 사시도이다.
도 16 및 도 17을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자는 상술한 제1 실시예와 유사하다. 상술한 제1 실시예에 따른 비휘발성 메모리 소자와 다른 점은 부유게이트 패턴(320a) 및 하부 선택게이트 패턴(320b)이 제어게이트 전극(326a) 및 상부 선택게이트 패턴(326b)에 각각 자기정렬된 것이다. 이에 따라서, 상기 제어게이트 전극(326a)을 가로지르는 방향의 단면으로 보여질 때, 상기 부유게이트 패턴(320a)의 폭은 상기 제어게이트 전극(326a)의 폭과 같고, 상기 하부 선택게이트 패턴(320b)의 폭은 상기 상부 선택게이트 패턴(326b)의 폭과 같다.
구체적으로, 반도체 기판의 소정영역에 소자분리막이 배치되어 활성영역을 한정한다. 상기 활성영역 상부를 메모리 게이트 패턴 및 선택 트랜지스터 패턴이 나란히 가로지른다. 상기 메모리 게이트는 상기 활성영역 상부를 가로지르는 제어게이트 전극(326a) 및 상기 제어 게이트 전극(326a) 및 상기 활성영역 사이에 개재된 부유게이트 패턴(320a)을 포함한다. 상기 메모리 게이트는 상기 부유게이트 패턴(320a) 및 상기 제어게이트 패턴(326a) 사이에 게이트 층간 유전막(322a)을 더 포함한다. 상기 부유게이트 패턴(320a) 및 상기 활성영역 사이에 제1 기저 패턴(204a)이 개재된다.
상기 제1 및 제2 기저 패턴(204a, 204b) 사이의 활성영역 내에 채널영역이 존재한다. 또한, 상기 제1 기저 패턴(204a)의 상기 채널영역 반대편에 인접한 활성영역 내에 소오스 영역(208)이 존재하고, 상기 제2 기저 패턴(204b)의 상기 채널영역 반대편에 인접한 활성영역 내에 드레인 영역(212)이 존재한다. 상기 소오스 영역은(208) 상기 소자분리막(Fox)을 가로질러 이웃한 소오스 영역과 접속된다. 바람직하게는, 상기 소오스 영역들(208) 사이의 상기 소자분리막(Fox)은 절단되어 상기 활성영역들이 연결되고, 상기 연결된 활성영역 내에 소오스 영역(208)이 존재할 수 있다.
도 18a, 19a 및 20은 도 16의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18b, 19b 도 16의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18a 및 도 18b를 참조하면, 제1, 제2 기저 패턴(204a), 하부 도전막(320) 및 유전막(322)을 형성하는 단계까지는 도 7a 내지 도 11b, 도 7b 내지 도 11b에서 상술한 제1 실시예와 동일하게 진행할 수 있다. 이어서, 상기 유전막(322) 및 상기 하부 도전막(320)을 차례로 패터닝하여 상기 소자분리막(Fox) 상에 고립된 그루브(G)들을 형성한다. 상기 그루브들(G)의 내측벽들에 측벽절연막(324)을 형성한다.
도 18c는 상기 그루브들이 형성된 결과물을 나타낸 평면도이다.
도 18c를 참조하면, 상기 그루브들(G)은 각각 제1 기저 패턴들(204a) 사이의 소자분리막(Fox) 및 상기 터널절연막(218) 사이의 소자분리막(Fox) 상에 형성된다. 제2 기저패턴(204b)을 가로지르는 단면으로 보여질 때, 상기 그루브들(G)의 폭은 후속공정에서 형성될 제어 게이트 전극(도 17의 326a)의 폭보다 크게 디자인 하는 것이 바람직하다.
도 19a 및 도 19b를 참조하면, 상기 측벽절연막(324)이 형성된 결과물 전면에 상부 도전막(326)을 형성한다. 상기 상부 도전막(326) 및 상기 하부 도전막(320)은 상기 유전막(322) 및 상기 측벽절연막(324)에 의해 전기적으로 절연된다.
이와는 달리 도시하지는 않았지만, 상기 하부 도전막을 형성하고 그루브들을 형성한 후, 상기 그루브들이 형성된 결과물 전면에 유전막 및 상부 도전막을 형성할 수도 있다. 이 경우, 상기 하부 도전막 및 상기 상부 도전막은 유전막에 의해 절연될 수 있다.
도 20을 참조하면, 상기 상부 도전막(326), 상기 유전막(322) 및 상기 하부 도전막(320)을 차례로 패터닝하여 상기 활성영역을 가로지르는 제어게이트 전극(326a) 및 상기 제어게이트 전극(326a)과 나란히 상기 활성영역을 가로지르는 상부 선택 게이트(326b)를 형성한다. 상기 제어게이트 전극(326a) 및 상기 활성영역 사이에 부유게이트 패턴(320a)이 형성된다. 상기 부유게이트 패턴(320a) 및 상기 제어게이트 전극(326a) 사이에 게이트 층간유전막(322a)이 개재된다. 또한, 상기 상부 선택 게이트(326b) 하부에 상기 상부 선택 게이트(326b)에 자기정렬된 하부 선택 게이트 패턴(320b)이 형성된다. 상기 상부 선택 게이트 패턴(326b) 및 상기 하부 선택 게이트 패턴(320b) 사이에 층간절연막 패턴(322b)이 개재된다. 이 때, 상기 상부 도전막(326)을 형성하기 전에 상기 유전막(322)의 일부를 제거하여 상기 반도체 기판의 소정영역에서 상기 상부 선택 게이트 패턴(326b) 및 상기 하부 선택 게이트 패턴(320b)을 전기적으로 접속시킬 수 있다.
상기 하부 선택 게이트 패턴(320b) 및 상기 제2 기저 패턴들(204b)은 하부 선택 게이트를 구성하고, 상기 제1 기저 패턴(204a) 및 상기 부유게이트 패턴(320a)은 부유게이트를 구성한다.
또한, 상기 제어게이트 전극(326a)을 가로지르는 단면으로 보여질 때, 상기 제어게이트 전극(326a)의 폭을 상기 그루브들(G)의 폭보다 좁게 패터닝할 수 있다. 그 결과, 상기 제어게이트 전극(326a)에 자기정렬되어 형성된 상기 부유게이트 패턴들(320a)은 섬 형태를 가질 수 있다.
계속해서, 상술한 제1 실시예와 마찬가지로 상기 부유게이트 패턴(320a) 사이의 상기 소오스 영역(208) 내에 고농도 소오스 영역(230)을 형성할 수 있고, 상기 하부 선택 게이트들 사이의 상기 드레인 영역(212)에 고농도 드레인 영역(228)을 형성할 수 있다.
상술한 것과 같이 본 발명에 따르면, 메모리 게이트 및 선택게이트를 형성하기 전에 기저 패턴들을 형성하여, 상기 기저패턴들에 자기정렬된 소오스 영역, 드레인 영역 및 채널영역을 형성함으로써, 게이트들의 오정렬로 인한 소오스 영역 및 채널 영역 사이의 거리가 달라지는 것을 방지할 수 있다. 이에 따라, 셀어레이에서, 서로 대칭되어 반복적으로 형성되는 메모리 셀들의 문턱전압이 균일한 비휘발성 메모리 소자를 제조할 수 있다.
Claims (30)
- 반도체 기판 상에 소정 간격 이격되어 배치된 제1 기저 패턴 및 제2 기저 패턴;상기 제1, 제2 기저 패턴 사이의 반도체 기판 내에 형성된 채널 영역;상기 제1, 제2 기저 패턴의 상기 채널 영역 반대편에 인접한 반도체 기판 내에 각각 형성된 소오스 영역 및 드레인 영역;상기 제1 기저 패턴 상부를 덮고, 상기 제1 기저 패턴 상부로 부터 상기 채널 영역의 소정영역 상부까지 확장된 메모리 게이트;상기 메모리 게이트 및 상기 채널 영역 사이에 개재된 터널절연막;및상기 제2 기저 패턴을 덮는 선택 게이트를 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 메모리 게이트는,상기 제1 기저 패턴 및 상기 채널영역의 소정영역 상부를 덮는 부유게이트 패턴;상기 부유게이트 패턴 상부의 제어게이트 전극;및상기 제어 게이트 전극 및 상기 부유게이트 패턴 사이에 개재된 게이트 층간유전막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 부유게이트 패턴의 상부면은 상기 제1 기저 패턴 상부는 높고, 상기 채널 영역 상부는 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 부유게이트 패턴 및 상기 제1 기저 패턴은 부유게이트를 구성하되, 상기 부유게이트의 측벽은 측벽절연막으로 덮인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 선택 게이트는,상기 제2 기저 패턴 상부에 차례로 적층된 하부 선택게이트 패턴, 층간절연막 패턴 및 상부 선택게이트를 포함하되, 상기 상부 선택게이트 및 상기 하부 선택게이트 패턴은 상기 층간절연막 패턴을 관통하여 접속된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 소오스 영역은 상기 제1 기저 패턴에 인접하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 드레인 영역은 상기 제2 기저 패턴에 인접하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 부유게이트 및 상기 반도체 기판 사이의 상기 터널산화막 주변과, 상기 선택게이트 및 상기 반도체 기판 사이와, 상기 제1 및 제2 기저 패턴과 상기 반도체 기판 사이에 개재된 게이트 절연막을 더 포함하되, 상기 게이트 절연막은 상기 터널절연막보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역 상부를 나란히 가로지르는 메모리 게이트 및 선택 게이트;상기 메모리 게이트 및 상기 활성영역 사이에 개재된 제1 기저 패턴;상기 선택게이트 하부에 배치되어 상기 선택 게이트와 나란히 상기 활성영역 상부를 가로지르는 제2 기저 패턴;상기 제1, 제2 기저 패턴 사이의 활성영역에 형성된 채널영역;상기 제1, 제2 기저 패턴의 상기 채널영역 반대편에 인접한 활성영역들 내에 각각 형성된 소오스 영역 및 드레인 영역;및상기 채널 영역 및 상기 메모리 게이트 사이의 소정영역에 개재된 터널절연막을 포함하는 비휘발성 메모리 소자.
- 제9 항에 있어서,상기 메모리 게이트는,상기 활성영역을 가로지르는 제어게이트 전극;상기 제어게이트 전극 및 상기 활성영역 사이에 개재된 부유게이트 패턴;및상기 제어게이트 전극 및 상기 부유게이트 패턴 사이에 개재된 게이트 층간유전막을 포함하되, 상기 부유게이트 패턴은 상기 제1 기저 패턴의 상부 및 상기 채널영역의 일부를 덮는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 부유게이트 패턴 및 상기 제1 기저 패턴은 부유게이트를 구성하되, 상기 게이트 층간유전막은 상기 부유게이트 패턴 상부를 덮고, 상기 제어게이트 전극과 상기 부유게이트의 측벽들 사이에 측벽절연막이 더 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 제어게이트 전극을 가로지르는 단면으로 보여질 때, 상기 부유게이트 패턴의 폭은 상기 제어게이트 전극의 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 부유게이트 패턴의 상부면은 상기 제1 기저 패턴의 상부는 높고, 상기 채널영역 상부는 낮은 표면굴곡(topology)를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 제어게이트 전극을 가로지르는 단면으로 보여질 때, 상기 제1 기저 패턴의 양측벽은 상기 부유게이트 패턴으로 덮이는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제9 항에 있어서,상기 선택 게이트 패턴은,상기 제2 기저 패턴 상부에 차례로 적층된 하부 선택 게이트 패턴, 층간절연막 패턴 및 상부 선택 게이트를 포함하는 것을 특징으로 하되, 상기 하부 선택 게이트 패턴 및 상기 상부 선택 게이트는 상기 층간절연막을 관통하여 접속된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제15 항에 있어서,상기 선택 게이트를 가로지르는 단면으로 보여질 때, 상기 제2 기저 패턴의 양측벽은 상기 하부 선택 게이트 패턴으로 덮이는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 소정간격 이격된 제1 기저 패턴 및 제2 기저 패턴을 형성하는 단계;상기 제1 및 제2 기저 패턴 사이의 반도체 기판 내에 채널영역을 형성하고, 상기 제1 및 제2 기저 패턴의 상기 채널확산층 반대편에 인접한 활성영역들 내에 소오스 영역 및 드레인 영역을 각각 형성하는 단계;상기 채널영역의 소정영역 상부에 터널산화막을 형성하는 단계;상기 제1 기저 패턴 및 상기 터널산화막을 덮는 메모리 게이트를 형성하는 단계;및상기 제2 기저 패턴을 덮는 선택 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자.
- 제17 항에 있어서,상기 제1, 제2 기저 패턴을 형성하는 단계는,반도체 기판 상에 게이트 절연막, 기저 도전막 및 상부 절연막을 차례로 형성하는 단계;및상기 상부 절연막 및 상기 제1 도전막을 차례로 패터닝하여 제1 기저 패턴 및 제2 기저 패턴을 형성하되, 상기 제1 및 제2 기저 패턴 각각의 상부에 상부 절연막 패턴이 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제18 항에 있어서,상기 터널 절연막을 형성하는 단계는,상기 제1 기저 패턴 및 상부 절연막 패턴의 측벽을 덮는 제1 측벽스페이서를 형성함과 동시에, 상기 제2 기저 패턴 및 상부 절연막 패턴의 측벽을 덮는 제2 측벽스페이서를 형성하는 단계;상기 제1 및 제2 기저 패턴 사이의 상기 제1 측벽스페이서에 인접한 상기 게이트 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판 상에 상기 게이트 절연막 보다 얇은 터널절연막을 형성하는 단계;및상기 상부절연막 패턴 및 상기 제1, 제2 측벽스페이서를 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제19 항에 있어서,상기 상부절연막 패턴 및 상기 제1, 제2 측벽스페이서는 상기 게이트 절연막 및 상기 터널절연막과 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제17 항에 있어서,상기 메모리 게이트를 형성하는 단계는,상기 제1 기저 패턴 및 상기 터널산화막을 덮는 부유게이트 패턴을 형성하는 단계;상기 부유게이트 패턴 상부에 게이트 층간유전막을 형성하는 단계; 및상기 게이트 층간유전막 상에 제어게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제21 항에 있어서,상기 부유게이트 패턴 및 상기 게이트 층간유전막을 형성하는 단계는,상기 제1 기저 패턴 및 상기 채널영역을 콘포말하게 덮는 하부 도전막을 형성하는 단계;상기 하부 도전막 상부를 덮는 유전막을 형성하는 단계;상기 유전막 및 상기 하부 도전막을 차례로 패터닝하여 차례로 적층된 부유게이트 패턴 및 게이트 층간유전막을 형성하는 단계; 및상기 부유게이트 패턴의 측벽을 덮는 측벽절연막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제21 항에 있어서,상기 부유게이트 패턴 및 상기 게이트 층간유전막을 형성하는 단계는,상기 제1 기저 패턴 및 상기 채널영역을 콘포말하게 덮는 하부 도전막을 형성하는 단계;상기 하부 도전막을 패터닝하여 상기 제1 기저 패턴 및 상기 터널산화막 상부에 부유게이트 패턴을 형성하는 단계;및상기 부유게이트 패턴 상에 유전막을 콘포말하게 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제21 항에 있어서,상기 부유게이트 패턴, 상기 게이트 층간유전막 및 상기 제어게이트 전극을 형성하는 단계는,상기 제1 기저 패턴 및 상기 채널영역을 콘포말하게 덮는 하부도전막, 유전막 및 상부도전막을 차례로 형성하는 단계;및상기 상부도전막, 상기 유전막 및 상기 하부도전막을 차례로 패터닝하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역 상에 게이트 절연막을 형성하는 단계;상기 반도체 기판 상에 소정간격 이격되어 상기 활성영역을 가로지르는 제1 기저 패턴 및 제2 기저 패턴을 형성하는 단계;상기 제1 기저 패턴 및 상기 제2 기저 패턴 사이의 활성영역 내에 채널 영역을 형성하고, 상기 제1 기저 패턴 및 상기 제2 기저 패턴의 상기 채널 영역 반대편에 인접한 활성 영역들 내에 소오스 영역 및 드레인 영역을 각각 형성하는 단계;상기 제1 및 제2 기저 패턴 사이의 게이트 절연막의 일부를 식각하여 상기 반도체 기판의 소정영역을 노출시키는 단계;상기 노출된 반도체 기판 상에 터널절연막을 형성하는 단계;및상기 활성영역을 나란히 가로지르는 메모리 게이트 및 선택 게이트를 형성하는 단계를 포함하되, 상기 메모리 게이트는 상기 제1 기저 패턴 및 상기 터널절연막을 덮되 그 가장자리는 상기 소자분리막에 중첩된 부유게이트 패턴과, 상기 부유게이트 상부를 지나 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 부유게이트 패턴 및 상기 제어게이트 전극 사이에 개재된 게이트 층간유전막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제25 항에 있어서,상기 제1 및 제2 기저 패턴을 형성하는 단계는,상기 게이트 절연막 상에 기저 도전막 및 상부절연막을 차례로 형성하는 단계;및상기 상부절연막 및 상기 기저 도전막을 차례로 패터닝하여 상기 활성영역을 가로지르는 제1, 제2 기저 패턴 및 이들 상부를 덮는 상부 절연막 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제26 항에 있어서,상기 터널절연막을 형성하는 단계는,상기 제1 기저 패턴의 측벽을 덮는 제1 측벽스페이서 및 상기 제2 기저 패턴의 측벽을 덮는 제2 측벽스페이서를 형성하는 단계;상기 제1, 제2 기저 패턴 사이의 상기 게이트 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막을 식각하여 상기 반도체 기판의 소정영역을 노출시키는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 노출된 반도체 기판 상에 터널절연막을 형성하는 단계;및상기 상부 절연막 패턴 및 상기 제1, 제2 측벽 스페이서를 제거하는 단계를 포함하는 비휘발성 메모리 소자 및 그 제조방법.
- 제27 항에 있어서,상기 포토레지스트 패턴은 상기 제1, 제2 기저 패턴 사이의 상기 제1 측벽 스페이서 및 상기 제1 측벽 스페이서에 인접한 상기 게이트 절연막의 일부를 노출시키도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제25 항에 있어서,상기 메모리 게이트 및 상기 선택 게이트를 형성하는 단계는,상기 제1 및 제2 기저 패턴이 형성된 결과물 전면에 하부 도전막 및 유전막을 차례로 콘포말하게 형성하는 단계;상기 유전막 및 상기 하부 도전막을 차례로 패터닝하여 상기 활성영역 상에 차례로 적층되어 상기 제1 기저 패턴 및 상기 터널절연막을 덮는 부유게이트 패턴 및 게이트 층간유전막과, 상기 부유게이트 패턴과 소정간격 떨어져 차례로 적층되어 상기 활성영역을 가로지르는 하부 선택 게이트 패턴 및 층간유전막 패턴을 형성하되, 상기 부유게이트 패턴 및 게이트 층간유전막은 상기 소자분리막 상부까지 연장되어 그 가장자리는 상기 소자분리막 상부에 중첩되도록 형성하는 단계;상기 부유게이트 패턴의 측벽들에 측벽절연막을 형성하는 단계;상기 측벽절연막이 형성된 반도체 기판 전면에 상부 도전막을 형성하는 단계; 및상기 상부 도전막을 패터닝하여 상기 게이트 층간유전막 상부를 지나 상기 활성영역을 가로지르는 제어게이트 전극 및 상기 층간유전막 패턴 상에 상기 하부 선택 게이트 패턴과 나란히 상기 활성영역을 가로지르는 상부 선택 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제25 항에 있어서,상기 메모리 게이트 및 상기 선택 게이트를 형성하는 단계는,상기 제1 및 제2 기저 패턴이 형성된 결과물 전면에 하부 도전막 및 유전막을 차례로 콘포말하게 형성하는 단계;상기 유전막 및 상기 하부 도전막을 차례로 패터닝하여 상기 활성영역 양측의 상기 소자분리막 상부에 상기 소자분리막의 일부를 노출시키는 그루브를 형성하되, 상기 그루브들은 상기 활성영역과 나란하게 형성하는 단계;상기 그루브들의 내측벽들에 측벽절연막을 형성하는 단계;상기 측벽절연막이 형성된 결과물 전면에 상부 도전막을 형성하는 단계;상기 상부도전막, 상기 유전막 및 상기 하부 도전막을 차례로 패터닝하여 상기 활성영역을 나란히 가로지르는 메모리 게이트 패턴 및 선택 게이트 패턴을 형성하는 단계를 포함하되,상기 메모리 게이트는 상기 활성영역을 가로지르는 제어게이트 전극과, 상기 제어게이트 전극 하부에 상기 제1 기저 패턴 및 상기 터널절연막을 덮고 상기 소자분리막 상에 상기 활성영역과 나란한 측벽을 갖는 부유게이트 패턴과, 상기 부유게이트 패턴 및 상기 제어게이트 전극 사이에 개재된 게이트 층간유전막으로 구성되고,상기 선택 게이트는 차례로 적층되어 상기 활성영역을 가로지르는 하부 선택게이트 패턴, 층간유전막 패턴 및 상부 선택게이트로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
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