JP5982701B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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EEPROMは、半導体基板上に形成されたゲート絶縁膜において、データの書込み/消去時に電子の通り道となる部分に、その周囲のゲート絶縁膜に比べて薄く形成されたトンネルウィンドウを有している。このトンネルウィンドウ上にはフローティングゲートが形成されており、ゲート絶縁膜においてトンネルウィンドウから間隔を空けた部分にはセレクト(選択)ゲートが形成されている。そして、トンネルウィンドウ、フローティングゲートおよびセレクトゲートは、たとえば、特許文献1の方法により形成することができる。
そのため、従来は、トンネル酸化膜やセレクトゲートの加工寸法のばらつき、セレクトゲートを形成するときのトンネル酸化膜に対するアライメント精度等を考慮して、トンネル酸化膜とセレクトゲートとの間に比較的大きなマージンができるようにセルを設計していた。加工寸法のばらつきに関して、たとえば、トンネル酸化膜は、ゲート絶縁膜の一部をウエットエッチングし、それにより露出した半導体基板を再度熱酸化して形成するが、ウエットエッチングは等方性エッチングなので、開口のサイズが設計通りにすることが難しい。その結果、そのマージン分、セルサイズが大きくなり、チップコストが増加するという問題があった。
この構成の半導体装置は、前記フローティングゲートを形成する工程が、前記セレクトゲートを形成する工程とは別工程において、前記セレクトゲートよりも薄いフローティングゲートで形成する工程を含む、本発明の半導体装置の製造方法(請求項7)により製造することができる。
また、本発明の半導体装置は、前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するMOSトランジスタを選択的にさらに備え、前記ゲート絶縁膜上において前記MOSトランジスタ用の領域に選択的に形成され、前記セレクトゲートと同じ厚さのMOSゲートを含むことが好ましい(請求項3)。そして、前記セレクトゲートおよび前記MOSゲートの厚さは、具体的には、5000Å〜6000Åであることが好ましい(請求項4)。
図1は、本発明の一実施形態に係る半導体装置1の構成を説明するための模式図であって、紙面左から順に不揮発性メモリセル7の平面図、当該平面図のA−A断面、当該平面図のB−B断面および高耐圧DDD−MOSトランジスタ26の断面図をそれぞれ示している。
メモリセル領域3には、互いに間隔を空けて配置(たとえば、行列状に配置)された複数のアクティブ領域5と、当該アクティブ領域5以外の部分に素子分離部6が設定されている。素子分離部6は、図1に示すように、半導体基板2の表面から比較的浅く掘り下がった溝に絶縁体が埋設されたSTI(Shallow Trench Isolation)構造を有するものであってもよいし、たとえば、LOCOS(Local Oxidation of Silicon)法により半導体基板2の表面に選択的に形成されたシリコン酸化膜であってもよい。
各不揮発性メモリセル7は、スタックド・ゲート型のメモリセルトランジスタ8と、選択トランジスタ9とを直列接続した構成を有している。
n型トンネル拡散層11は、フローティングゲート13の一部に対向する領域に形成されており、また、メモリセルトランジスタ8のドレイン領域として機能する。
一方、選択トランジスタ9は、n型トンネル拡散層11をそのソース領域とし、これに対して所定間隔だけ隔てて半導体基板2に形成されたn型ドレイン領域17と、n型トンネル拡散層11とn型ドレイン領域17との間のチャネル領域18に対向するよう配置されたセレクトゲート19(選択ゲート)とを備えている。セレクトゲート19の厚さは、フローティングゲート13およびコントロールゲート14よりも厚く、5000Å〜6000Åである。
また、選択トランジスタ9のセレクトゲート19の両側面も、フローティングゲート13およびコントロールゲート14と同様に、酸化シリコン等の絶縁物からなるサイドウォール21で覆われている。
半導体基板2とフローティングゲート13およびセレクトゲート19との間には、たとえば酸化シリコンからなるゲート絶縁膜23が介在されている。また、フローティングゲート13とコントロールゲート14との間は、絶縁膜24によって絶縁されている。この絶縁膜24は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだONO(酸化膜-窒化膜-酸化膜)構造の膜からなる。
この薄膜部は、n型トンネル拡散層11とフローティングゲート13との間で、FN(ファウラー・ノルドハイム)トンネリングによって電子を通過させるためのトンネルウィンドウ25である。この実施形態では、トンネルウィンドウ25もn型トンネル拡散層11と同様に、セレクトゲート19に対して自己整合的に形成されている。つまり、トンネルウィンドウ25は、ゲート絶縁膜23よりも薄い厚さを有しており、フローティングゲート13とn型トンネル拡散層11との間に一部が介在するようにゲート絶縁膜23と一体的に形成され、かつ、セレクトゲート19に対して自己整合的に形成されている。
周辺回路領域4は、たとえば、メモリセル領域3内の不揮発性メモリセル7に対して、選択的に、書き込み、読み出しおよび消去の各動作を行うためのデコーダ回路である。不揮発性メモリセル7は高耐圧仕様であるため、周辺回路領域4には、デコーダを構成する高耐圧仕様のMOSトランジスタ26が配置されている。この高耐圧仕様のMOSトランジスタはDDD構造を有している。
層間絶縁膜38上には、アルミニウム等の導電材からなるソース電極39,41およびドレイン電極40,42が形成されており、さらにソース電極39,41およびドレイン電極40,42を被覆するように、窒化シリコン等の絶縁物からなる表面保護膜43が形成されている。層間絶縁膜38には、ソース電極39,41およびドレイン電極40,42と、コンタクト領域16,22およびソース・ドレイン領域30,31とをそれぞれ接続するためのコンタクトプラグ44〜47が埋設されている。
まず、図2Aに示すように、LOCOS法またはSTI法により、半導体基板2に素子分離部6,28が形成される。これにより、個々の不揮発性メモリセル7用のアクティブ領域5、個々のDDD−MOSトランジスタ26用のアクティブ領域27がそれぞれ確保される。次に、周辺回路領域4に選択的にB+(ボロン)を注入することにより、p型ウェル29が形成される。
次に、図2Cに示すように、セレクトゲート19およびMOSゲート33形成工程が行われる。すなわち、メモリセル領域3において、ゲート絶縁膜23上に選択トランジスタ9のセレクトゲート19が選択的に形成され、同時に、周辺回路領域4において、ゲート絶縁膜23上にDDD−MOSトランジスタ26のMOSゲート33が形成される。
レジスト膜48は、不揮発性メモリセル7用のアクティブ領域5においてn型トンネル拡散層11を形成すべき領域に開口49を有している。この開口49は、その周縁50が、セレクトゲート19の幅方向(長手方向に直交する方向)においてセレクトゲート19のn型トンネル拡散層11を形成すべき領域側の端部51に対して、セレクトゲート19の内側に後退した位置(セレクトゲート19の上面上)に画成されるように形成される。
そして、図2Iに示すように、コントロールゲート14用のポリシリコン膜55、ONO構造の絶縁膜24およびフローティングゲート13用のポリシリコン膜52を一括でパターニングする。一括パターニングは、フォトリソグラフィによって行われる。すなわち、コントロールゲート14用のポリシリコン膜55上に、レジスト膜56を形成する。このレジスト膜56のパターンは、コントロールゲート14を形成すべき領域(フローティングゲート13はこの領域内に収まる)を選択的に被覆し、その他の領域を露出させるパターンである。このレジスト膜56をマスクとしてエッチングを行うことにより、フローティングゲート13、ONO構造の絶縁膜24およびコントロールゲート14の積層構造を一括して形成することができる。この際、セレクトゲート19およびMOSゲート33はレジスト膜56から露出しているが、これらのゲート19,33の表面はトンネルウィンドウ25と同時に形成された絶縁膜20,35に覆われているので、ポリシリコン膜52,55とのエッチング選択比を大きくすることによりエッチングされることを防止することができる。
そして、最上層の層間絶縁膜38上に、表面保護膜43が形成され、表面保護膜43に各電極をワイヤボンディング用のパッドとして露出させる開口(図示せず)が形成される。以上の工程を経て、図1の半導体装置1が得られる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
2 半導体基板
3 メモリセル領域
4 周辺回路領域
5 (不揮発性メモリセル用の)アクティブ領域
6 素子分離部
7 不揮発性メモリセル
8 メモリセルトランジスタ
9 選択トランジスタ
10 n型ソース領域
11 n型トンネル拡散層
12 チャネル領域
13 フローティングゲート
14 コントロールゲート
15 サイドウォール
16 (ソース)コンタクト領域
17 n型ドレイン領域
18 チャネル領域
19 セレクトゲート
20 (セレクトゲート上面の)絶縁膜
21 サイドウォール
22 (ドレイン)コンタクト領域
23 ゲート絶縁膜
24 (ONO構造の)絶縁膜
25 トンネルウィンドウ
26 DDD−MOSトランジスタ
27 (DDD−MOSトランジスタ用の)アクティブ領域
28 素子分離部
29 p型ウェル
30 n型ソース領域
31 n型ドレイン領域
32 チャネル領域
33 MOSゲート
34 サイドウォール
35 (MOSゲート上面の)絶縁膜
36 n型低濃度層
37 n型低濃度層
38 層間絶縁膜
39 (不揮発性メモリセル用の)ソース電極
40 (不揮発性メモリセル用の)ドレイン電極
41 (DDD−MOSトランジスタ用の)ソース電極
42 (DDD−MOSトランジスタ用の)ドレイン電極
43 表面保護膜
44 (ソース用)コンタクトプラグ
45 (ドレイン用)コンタクトプラグ
46 (ソース用)コンタクトプラグ
47 (ドレイン用)コンタクトプラグ
48 レジスト膜
49 (レジスト膜の)開口
50 (レジスト膜の)周縁
51 (セレクトゲートの)端部
52 ポリシリコン膜
53 レジスト膜
54 スペース
55 ポリシリコン膜
56 レジスト膜
57 レジスト膜
58 レジスト膜
59 コンタクトホール
60 コンタクトホール
61 コンタクトホール
62 コンタクトホール
63 レジスト膜
Claims (8)
- 不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたセレクトゲートと、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたフローティングゲートと、
前記フローティングゲートの一部に対向するように、かつ、前記セレクトゲートに対して自己整合的に前記半導体基板の表層部に形成されたトンネル拡散層と、
前記ゲート絶縁膜よりも薄い厚さを有し、前記フローティングゲートと前記トンネル拡散層との間に一部が介在するように前記ゲート絶縁膜と一体的に形成され、かつ、前記セレクトゲートに対して自己整合的に形成されたトンネルウィンドウとを含む、半導体装置。 - 前記フローティングゲートは、前記セレクトゲートよりも薄い、請求項1に記載の半導体装置。
- 前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するMOSトランジスタを選択的にさらに備え、
前記ゲート絶縁膜上において前記MOSトランジスタ用の領域に選択的に形成され、前記セレクトゲートと同じ厚さのMOSゲートを含む、請求項1または2に記載の半導体装置。 - 前記セレクトゲートおよび前記MOSゲートの厚さは、5000Å〜6000Åである、請求項3に記載の半導体装置。
- 不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、セレクトゲートを選択的に形成する工程と、
前記半導体基板において前記不揮発性メモリセル用の領域に、不純物を前記セレクトゲートに対して自己整合的に導入することによって、前記半導体基板の表層部にトンネル拡散層を形成する工程と、
前記ゲート絶縁膜において前記トンネル拡散層上の部分を前記セレクトゲートに対して自己整合的に除去し、その後、露出した前記半導体基板を熱酸化することにより、前記ゲート絶縁膜の他の部分よりも薄くされたトンネルウィンドウを形成する工程と、
前記トンネルウィンドウを挟んで前記トンネル拡散層に対向するように、前記ゲート絶縁膜上にフローティングゲートを選択的に形成する工程とを含む、半導体装置の製造方法。 - 前記トンネルウィンドウを形成する工程は、
前記ゲート絶縁膜上に、前記セレクトゲートを被覆するようにレジスト膜を形成する工程と、
前記レジスト膜において、前記トンネル拡散層を形成すべき領域を露出させる開口を形成する工程であって、前記開口の周縁が、前記セレクトゲートにおける前記トンネル拡散層を形成すべき領域側の端部に対して前記セレクトゲートの内側に後退した位置に画成されるように前記開口を形成する工程と、
前記レジスト膜をマスクとして用いて前記ゲート絶縁膜の一部を除去する工程とを含む、請求項5に記載の半導体装置の製造方法。 - 前記フローティングゲートを形成する工程は、前記セレクトゲートを形成する工程とは別工程において、前記セレクトゲートよりも薄いフローティングゲートで形成する工程を含む、請求項5または6に記載の半導体装置の製造方法。
- 前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するMOSトランジスタを選択的に形成する工程をさらに含み、
前記MOSトランジスタを形成する工程は、
前記セレクトゲートを形成する工程と同一工程で実行され、前記ゲート絶縁膜上において前記MOSトランジスタ用の領域に、前記セレクトゲートと同じ厚さのMOSゲートを選択的に形成する工程と、
前記半導体基板において前記MOSトランジスタ用の領域に、前記MOSゲートの上から不純物を導入することによって前記低濃度層を形成する工程と、
前記半導体基板において前記MOSトランジスタ用の領域に、前記MOSゲートの上から不純物を導入することによって、前記低濃度層内に前記ソース領域および前記ドレイン領域を形成する工程とを含む、請求項5〜7のいずれか一項に記載の半導体装置の製造方法。
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