TWI541944B - 非揮發性記憶體結構及其製法 - Google Patents
非揮發性記憶體結構及其製法 Download PDFInfo
- Publication number
- TWI541944B TWI541944B TW101103236A TW101103236A TWI541944B TW I541944 B TWI541944 B TW I541944B TW 101103236 A TW101103236 A TW 101103236A TW 101103236 A TW101103236 A TW 101103236A TW I541944 B TWI541944 B TW I541944B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- volatile memory
- memory structure
- active region
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 74
- 239000004065 semiconductor Substances 0.000 description 6
- 239000007943 implant Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本發明有關一種半導體結構及製法，特別是有關一種記憶體結構及其製法。
非揮發性記憶體(non-volatile memory,NVM)為一種記憶體，其在無電力供應時亦可保留訊息。例如有磁性裝置、光碟、快閃記憶體、及其他半導體類的記憶體。隨著半導體技術的成熟，而能夠將龐大數量的記憶胞整合於積體電路中。然而，期望記憶胞可與積體電路以相同製程形成，以節省製造成本。
請參閱第1圖，習知的NVM記憶胞包括一基底10、位於基底10的一p型井12、位於p型井12的一由絕緣層14、浮置閘極(floating gate)16、絕緣層18及控制閘極20所組成的堆疊結構、及位於p型井12的n型摻雜區22，以圍繞堆疊結構。浮置閘極16與控制閘極20一般由經摻雜的多晶矽所形成。位於浮置閘極16下方的絕緣層14係做為穿隧氧化物層。位於浮置閘極16與控制閘極20之間的絕緣層18係ONO複合層。此外，圍繞浮置閘極16的n型摻雜區22係做為源極與汲極，以控制非揮發性記憶體的程式化(programming)、抹除(erasing)及讀取(reading)的操作。與習知的互補式金屬-氧化層-半導體(complementary metal-oxide-semiconductor,
CMOS)製程比較之，上述堆疊結構之形成需要額外步驟來沉積浮置閘極16與絕緣層18。
對於形成具有電荷捕捉層的記憶胞已有多種技術。然而，記憶胞的製作是繁冗的。因此，對於新穎的記憶體結構仍有所需，以期更方便製造。
本發明之一目的是提供一種製造非揮發性記憶體結構的方法，此非揮發性記憶體結構具有良好電性，且製造簡便。
依據本發明之一實施例之製造非揮發性記憶體結構的方法包括下列步驟。提供一基底。基底包括一主動區及圍繞主動區的一隔離結構。主動區包括一對預定之源/汲極區及位於此對預定之源/汲極區之間的一中間區。形成一第一閘極與一第二閘極於基底上並且使其彼此相對，使得主動區的中間區的至少一部分位於第一閘極與第二閘極之間。順形形成一介電層於基底上。順形形成一電荷捕捉層於此介電層上。使用一第一遮罩以部分蝕刻介電層及電荷捕捉層，而留下介電層的一部分及電荷捕捉層的一部分於第一閘極與第二閘極之間的基底上及第一閘極與第二閘極相對的二側壁上，以供做為儲存節點之用。經由一第二遮罩植入一第一摻質至主動區之該對預定之源/汲極區以形成一對源/汲極區，此第二遮罩部分覆蓋主動區之中間區、第一閘極、第二閘極及電荷捕捉層。
依據本發明之另一實施例非揮發性記憶體結構包括一基底、一第一閘極、一第二閘極、一介電層及一電荷捕捉層。基底包括一主動區及圍繞主動區的一隔離結構。主動區包括一對源/汲極區及位於此對源/汲極區之間的一中間區。第一閘極與第二閘極完全位於隔離結構上並且彼此相對，使得主動區的中間區位於第一閘極與第二閘極之間。介電層位於基底上且在第一閘極與第二閘極之間，並在第一閘極與第二閘極之相對的二側壁上。電荷捕捉層位於第一閘極與第二閘極之間的二側壁上介電層以及位於源極區與汲極區之間的介電層上，而與介電層一起供做為儲存節點之用。
於此非揮發性記憶體結構中，其製程可與CMOS製程相容。此外，電荷捕捉層設置於二閘極之間供儲存節點之用，且電荷捕捉層可進一步形成於閘極的整個側壁上以做為側壁子，因此製造簡便。
請參照第2圖，於一依據本發明之非揮發性記憶體結構50中，第一閘極52與第二閘極53各完全設置於隔離結構54上，並彼此相對。隔離結構54圍繞主動區56，此二者均位於基底(未示出)內。主動區56具有一部分(中間區)位於第一閘極52與第二閘極53之間。一介電層(未示出)設置於各第一閘極52與第二閘極53之一側壁上，並位於第一閘極52與第二閘極53之間的基底上。此介電層可為例如一襯介電層(liner dielectric)，如襯氧化矽層(liner oxide)。一電
荷捕捉層(charge-trapping layer)58位於介電層上，使得電荷捕捉層58亦位於第一閘極52與第二閘極53之間。電荷捕捉層58與介電層一起供做為儲存節點之用。一對源/汲極區(未示出)形成於電荷捕捉層58旁的主動區中。更詳言之，主動區的中間區位於源極區與汲極區之間。接觸窗(contact)59各形成於源/汲極區上。
第3圖說明另一實施例，非揮發性記憶體結構60，其與非揮發性記憶體結構50主要不同點在於閘極位置。第一閘極62與第二閘極63亦彼此相對，但各有一部分與主動區66的中間區的一部分重疊。
請參照第4至11圖，其各顯示如第2圖中所示之沿AA’線段與BB’線段的截面示意圖。於下列詳述依據本發明之實施例之製造非揮發性記憶體結構的方法。首先，請參照第4圖，提供一基底51。基底51可為一半導體基底，如：矽基底或矽覆絕緣層(silicon-on-insulator,SOI)基底。於基底5中形成一隔離結構54，例如淺溝隔離結構(STI)，使其圍繞主動區。可經由離子製程於主動區56中形成一井57，例如p型井或n型井。主動區56可包括中間區及位於中間區旁的一對預定的源/汲極區。第一閘極52及第二閘極53互相面對，而位於基底上。換言之，使第一閘極52及第二閘極53彼此分開，並且各完全位於隔離結構54上，而不接觸(或碰到)主動區56。因此，主動區56的整個中間區自第一閘極52與第二閘極53此二閘極之間曝露出來。閘極可包括多晶矽或金屬閘極。
其次，依需要而定，於主動區56中植入摻質以形成一對輕摻雜汲極(lightly doped drain,LDD)區。例如第5圖所示，於基底51上形成一遮罩68，以在離子植入製程70中阻隔LDD植入物，而於儲存節點中留下一非摻雜區。第一閘極52與第二閘極53之間的主動區56的中間區由遮罩68保護以免被摻雜摻質。而形成一對LDD區72及73，如第6圖所示。遮罩68可為例如由微影與蝕刻所形成的圖案化光阻層。摻質(LDD植入物)可具有例如輕摻雜的濃度。
然後，請參照第6圖，於基底上順形的方式形成一介電層69，例如氧化物層。可使用習知的CMOS製程，例如熱氧化法(thermal oxidation)或原位蒸氣生成法(in-situ steam generation process)，形成介電層69。然後，於介電層69上形成電荷捕捉層58。電荷捕捉層58可包括電荷捕捉介電材料，例如具有電荷捕捉性質的側壁子材料(如：氮化矽或具高介電常數的介電材料)，可為單層或多層(例如ONO複合層)，可經由化學氣相沉積製程形成。然後，請參照第7圖，電荷捕捉層58與介電層69可經由下列方式被圖案化，例如使用遮罩61，其為例如圖案化光阻層，經由蝕刻製程移除不需要的部分，使得留下來的電荷捕捉層58堆疊於留下來的介電層69上，一起位於基底的主動區56上及位於第一閘極52與第二閘極53此二閘極的二相對側壁上。經由此蝕刻製程，視需要而定可進一步使介電層69的另一部分與電荷捕捉層58的另一部分留在第一閘極52與第二閘極53此二閘極的其他側壁上以做為側壁子。側壁子也可依所需
而另以習知方式形成；然而，於一個製程中形成電荷儲存節點及側壁子是較為便利。
將遮罩61移除。然後，請參照第8圖，進行離子植入製程74以將具有相對重濃度的摻質植入主動區的該對預定源/汲極區中，於製程中，使用遮罩76，其為例如圖案化光阻層，以保護主動區56的中間區、第一閘極52與第二閘極53此二閘極及其上的電荷捕捉層58，以避免植入摻質，而如第9圖所示，形成一對源/汲極區78及79。源/汲極區78及79即界定出一閘極通道區。然後，移除遮罩76。
請參照第10圖，可進一步於基底51上方形成接觸蝕刻停止層(contact etch stop layer,CESL)80以覆蓋電荷捕捉層58、閘極及主動區56。可使用習知製程形成CESL 80。然後，請參照第11圖，可進一步形成複數個接觸窗59，使其分別通過CESL 80以接觸源/汲極區78及79。
請參照第12至17圖，其各顯示如第3圖中所示之沿CC’線段與DD’線段的截面示意圖。於下列詳述依據本發明之另一實施例之製造非揮發性記憶體結構的方法。於此實施例中，第一閘極62與第二閘極63各有一部分與主動區66的中間區的邊部重疊，這樣的特徵由第12至17圖的截面示意圖清楚顯示。因此，如第3圖所示的非揮發性記憶體結構60的製法，除了第一閘極62與第二閘極63
各有一部分與主動區66的中間區的一邊部重疊之外，其餘與第2圖所示的非揮發性記憶體結構50的製法類似。
首先，請參照第12圖，與前述類似，提供一基底51。基底51包括一隔離結構54，使其圍繞主動區66。可於主動區66中形成一井57。第一閘極62及第二閘極63互相面對，而位於主動區66的中間區旁。第一閘極62及第二閘極63各與主動區66的中間區部分重疊，一間隙G形成於第一閘極62與第二閘極63之間。然後，請參照第13圖，依需要而定，於主動區66中植入摻質以形成一對LDD區72與73，於此植入製程中使用遮罩68，其為例如圖案化光阻層，以保護主動區66的中間區以及第一閘極62及第二閘極63。將遮罩68移除。然後，請參照第14圖，形成介電層69，例如氧化物層，及電荷捕捉層58。然後形成遮罩71，其為例如圖案化光阻層，以供將其下層的電荷捕捉層58與介電層69經由蝕刻而圖案化。由於間隙G可相對的窄，所以電荷捕捉層58之位於間隙G內的部分可相對的厚。圖案化的電荷捕捉層58與圖案化的介電層69如第15圖所示。至少，於蝕刻之後，一部分的電荷捕捉層58與一部分的介電層69留在間隙G內主動區66的中間區上及位於第一閘極62與第二閘極63此二閘極的二相對側壁上。介電層69的其他部分與電荷捕捉層58的其他部分可進一步留在第一閘極62與第二閘極63此二閘極的其他側壁上，以做為側壁子。亦可使介電層69與電荷捕捉層58覆蓋於第一閘極62與第二閘極63的頂部。
然後，請參照第16圖，進行離子植入製程84以將具有相對重濃度的摻質植入主動區的該對預定源/汲極區中，於製程中，使用遮罩82，其為例如圖案化光阻層，以保護主動區66的中間區、第一閘極62與第二閘極63此二閘極及其上的電荷捕捉層58，以避免被植入摻質。而形成一對源/汲極區78及79，如第17圖所示。移除遮罩82之後，請參照第17圖，可進一步形成CESL 80，及進一步形成複數個接觸窗59，其分別通過CESL 80以接觸源/汲極區78及79。
於前述中，圖式中相同的符號表示相同或類似的部件、區域、或元件。應了解圖式並未按尺寸比例繪製，且僅供說明之用。關於各部件的電性，當源/汲極區是n型時，LDD區為n型，而井為p型；當源/汲極區是p型時，LDD區為p型，而井為n型。二閘極間的距離、閘極與主動區間的距離、及主動區、各閘極、及其他部件的尺寸可依需要而設計，但依製程關鍵尺寸的限制。
對於依據本發明之非揮發性記憶體結構而言，可藉由對二閘極及汲極施加電壓，例如5伏特，以及將源極接地，而將依據本發明之非揮發性記憶體結構中的電荷儲存節點程式化。如此，來自源極的通道熱電子可流經襯介電層下方主動區的中間區內的通道區而進入電荷儲存節點。要抹除電荷儲存節點時，可分別對二閘極及汲極施加電壓，例如-5伏特及5伏特，使得在汲極帶對帶誘發的熱電洞(band to band induced hot hole)可注入儲存節點以與捕捉到的電子結合。
應知道當應用非揮發性記憶體結構於陣列時，會於非揮發性記憶體結構旁加上選擇電晶體以形成記憶胞。選擇電晶體的製程通常與標準CMOS製程相容，但不限於此。
此技術領域中之通常知識者將可即知本發明之裝置與方法可有許多修飾與變化，然其仍為本案之教示。因此，以上所揭示僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧p型井
14、18‧‧‧絕緣層
16‧‧‧浮置閘極
20‧‧‧控制閘極
22‧‧‧n型摻雜區
50、60‧‧‧非揮發性記憶體結構
51‧‧‧基底
52、62‧‧‧第一閘極
53、63‧‧‧第二閘極
54‧‧‧隔離結構
56、66‧‧‧主動區
57‧‧‧井
58‧‧‧電荷捕捉層
59‧‧‧接觸窗
61、68、71、76、82‧‧‧遮罩
69‧‧‧介電層
70、74、84‧‧‧離子植入製程
72、73‧‧‧LDD區
78、79‧‧‧源/汲極區
80‧‧‧CESL
G‧‧‧間隙
第1圖顯示習知的非揮發性記憶體結構的截面示意圖。
第2圖顯示依據本發明之一實施例的非揮發性記憶體結構的平面示意圖。
第3圖顯示依據本發明之一實施例的方法製得之非揮發性記憶體結構的平面示意圖。
第4至11圖顯示依據本發明之一實施例製造如第2圖所示之非揮發性記憶體結構的方法的截面示意圖。
第12至17圖顯示依據本發明之另一實施例製造如第3圖所示之非揮發性記憶體結構的方法的截面示意圖。
50‧‧‧非揮發性記憶體結構
52‧‧‧第一閘極
53‧‧‧第二閘極
54‧‧‧隔離結構
56‧‧‧主動區
58‧‧‧電荷捕捉層
59‧‧‧接觸窗
Claims (17)
- 一種製造非揮發性記憶體結構的方法，包括：提供一基底，該基底包括一主動區及圍繞該主動區的一隔離結構，其中該主動區包括一對預定之源/汲極區及位於該對預定之源/汲極區之間的一中間區；形成一第一閘極與一第二閘極於該基底上並且彼此相對且彼此分開，該主動區的該中間區的至少一部分位於該第一閘極與該第二閘極之間並且暴露出來；順形形成一介電層於該基底上；順形形成一電荷捕捉層於該介電層上；使用一第一遮罩以部分蝕刻該介電層及該電荷捕捉層，而留下該介電層的一部分及該電荷捕捉層的一部分於該第一閘極與該第二閘極之間的該基底上及該第一閘極與該第二閘極相對的二側壁上，以供做為儲存節點之用；及經由一第二遮罩植入一第一摻質至該主動區之該對預定之源/汲極區以形成一對源/汲極區，該第二遮罩覆蓋該主動區之該中間區、該第一閘極、該第二閘極及該電荷捕捉層的該部分。
- 如請求項1所述之製造非揮發性記憶體結構的方法，其中，該第一閘極及該第二閘極各完全位於該隔離結構上且不接觸該主動區。
- 如請求項1所述之製造非揮發性記憶體結構的方法，其中，該第 一閘極及該第二閘極各部分位於該隔離結構上且各部分與該主動區的該中間區的一邊部重疊。
- 如請求項1所述之製造非揮發性記憶體結構的方法，形成該介電層之前，更包括：經由一第三遮罩植入一第二摻質至該主動區以形成一對輕摻雜汲極區，該第三遮罩覆蓋該主動區之該中間區。
- 如請求項4所述之製造非揮發性記憶體結構的方法，其中該第一遮罩、該第二遮罩、或該第三遮罩包括一光阻層。
- 如請求項1所述之製造非揮發性記憶體結構的方法，進一步包括將一第三摻質植入位於該主動區之該基底以形成一井。
- 如請求項1所述之製造非揮發性記憶體結構的方法，進一步包括於該基底上方形成一接觸蝕刻停止層。
- 如請求項7所述之製造非揮發性記憶體結構的方法，進一步包括對應於該源極與該汲極區上通過該接觸蝕刻停止層形成二接觸窗。
- 如請求項1所述之製造非揮發性記憶體結構的方法，其中，經由該第一遮罩蝕刻該介電層及該電荷捕捉層，而於該第一閘極及該第二閘極的其他側壁上留下該介電層及該電荷捕捉層以用來做為側壁 子。
- 一種非揮發性記憶體結構，包括：一基底，其包括一主動區及圍繞該主動區的一隔離結構，其中該主動區包括一對源/汲極區及位於該對源/汲極區之間的一中間區；一第一閘極與一第二閘極，完全位於該隔離結構上並且彼此相對且彼此分開，該主動區的該中間區位於該第一閘極與該第二閘極之間並且暴露出來；一介電層，位於該基底上且在該第一閘極與該第二閘極之間，並在該第一閘極與該第二閘極之相對的二側壁上；及一電荷捕捉層，位於該第一閘極與該第二閘極之間的該中間區以及位於該源極區與該汲極區之間的該介電層上，而與該介電層一起供做為儲存節點之用。
- 如請求項10所述之非揮發性記憶體結構，進一步包括一對輕摻雜汲極(LDD)區，各位於該介電層與各源/汲極區之間。
- 如請求項10所述之非揮發性記憶體結構，進一步包括：一接觸蝕刻停止層，其覆蓋該電荷捕捉層及該源/汲極區。
- 如請求項12所述之非揮發性記憶體結構，進一步包括：二接觸窗，其通過該接觸蝕刻停止層而對應位於該源極與該汲極區上。
- 如請求項10所述之非揮發性記憶體結構，其中，該主動區包括具有一摻質的一井。
- 如請求項10所述之非揮發性記憶體結構，其中該電荷捕捉層為以順形形成之層。
- 如請求項10所述之非揮發性記憶體結構，其中該電荷捕捉層包括氮化矽。
- 如請求項10所述之非揮發性記憶體結構，其中該介電層與該電荷捕捉層進一步位於該第一閘極與該第二閘極的頂部上，及位於其他側壁上用來做為側壁子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161449074P | 2011-03-03 | 2011-03-03 | |
| US13/191,424 US20120223381A1 (en) | 2011-03-03 | 2011-07-26 | Non-volatile memory structure and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201238008A TW201238008A (en) | 2012-09-16 |
| TWI541944B true TWI541944B (zh) | 2016-07-11 |
Family
ID=44983462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101103236A TWI541944B (zh) | 2011-03-03 | 2012-02-01 | 非揮發性記憶體結構及其製法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20120223381A1 (zh) |
| EP (1) | EP2495756A2 (zh) |
| JP (1) | JP2012186438A (zh) |
| TW (1) | TWI541944B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320178B2 (en) | 2009-07-02 | 2012-11-27 | Actel Corporation | Push-pull programmable logic device cell |
| US9287278B2 (en) * | 2013-03-01 | 2016-03-15 | Microsemi SoC Corporation | Non-volatile push-pull non-volatile memory cell having reduced operation disturb and process for manufacturing same |
| US9431253B1 (en) | 2015-08-05 | 2016-08-30 | Texas Instruments Incorporated | Fabrication flow based on metal gate process for making low cost flash memory |
| US10270451B2 (en) | 2015-12-17 | 2019-04-23 | Microsemi SoC Corporation | Low leakage ReRAM FPGA configuration cell |
| US10147485B2 (en) | 2016-09-29 | 2018-12-04 | Microsemi Soc Corp. | Circuits and methods for preventing over-programming of ReRAM-based memory cells |
| WO2018106450A1 (en) | 2016-12-09 | 2018-06-14 | Microsemi Soc Corp. | Resistive random access memory cell |
| US10522224B2 (en) | 2017-08-11 | 2019-12-31 | Microsemi Soc Corp. | Circuitry and methods for programming resistive random access memory devices |
| KR102385951B1 (ko) * | 2018-02-23 | 2022-04-14 | 에스케이하이닉스 시스템아이씨 주식회사 | 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법 |
| US20230197808A1 (en) * | 2021-12-16 | 2023-06-22 | Ememory Technology Inc. | Memory cell of charge-trapping non-volatile memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334194A (ja) * | 1993-05-25 | 1994-12-02 | Fuji Electric Co Ltd | 不揮発性半導体メモリ |
| JPH1187664A (ja) * | 1997-04-28 | 1999-03-30 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2009510721A (ja) * | 2005-09-28 | 2009-03-12 | エヌエックスピー ビー ヴィ | ダブルゲート型不揮発性メモリ装置及びその製造方法 |
| TWI287868B (en) * | 2005-11-17 | 2007-10-01 | Ememory Technology Inc | Single-poly non-volatile memory device |
| KR100829607B1 (ko) * | 2006-10-23 | 2008-05-14 | 삼성전자주식회사 | 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법 |
| JP2009224425A (ja) * | 2008-03-14 | 2009-10-01 | Renesas Technology Corp | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 |
-
2011
- 2011-07-26 US US13/191,424 patent/US20120223381A1/en not_active Abandoned
- 2011-08-12 JP JP2011176565A patent/JP2012186438A/ja active Pending
- 2011-11-03 EP EP11187603A patent/EP2495756A2/en not_active Withdrawn
-
2012
- 2012-02-01 TW TW101103236A patent/TWI541944B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012186438A (ja) | 2012-09-27 |
| EP2495756A2 (en) | 2012-09-05 |
| US20120223381A1 (en) | 2012-09-06 |
| TW201238008A (en) | 2012-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI541944B (zh) | 非揮發性記憶體結構及其製法 | |
| CN109196649B (zh) | 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法 | |
| JP6066958B2 (ja) | 不揮発性メモリ構造 | |
| JP4850174B2 (ja) | 半導体装置及びその製造方法 | |
| TWI567946B (zh) | 包含分離式閘極非揮發性記憶單元之半導體結構及其形成方法 | |
| KR102008738B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7811886B2 (en) | Split-gate thin film storage NVM cell with reduced load-up/trap-up effects | |
| US20150048439A1 (en) | Split gate embedded memory technology and method of manufacturing thereof | |
| JP5278320B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002313971A (ja) | 非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法 | |
| TWI663658B (zh) | 半導體裝置之製造方法 | |
| US6479346B1 (en) | Semiconductor memory device and fabrication method thereof | |
| US8587036B2 (en) | Non-volatile memory and fabricating method thereof | |
| JP5998512B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US10109638B1 (en) | Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate | |
| US9666484B2 (en) | Integrated circuit protected from short circuits caused by silicide | |
| TWI700819B (zh) | 非揮發性記憶體及其製造方法 | |
| KR101498170B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
| JP5987486B2 (ja) | 半導体装置の製造方法 | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| US20150123187A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
| US10504913B2 (en) | Method for manufacturing embedded non-volatile memory | |
| JP5982701B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US8487360B2 (en) | Semiconductor memory devices with high gate coupling ratio and methods of manufacturing the same | |
| KR100703981B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |