JP2002313971A - 非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法 - Google Patents
非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 233
- 238000000034 method Methods 0.000 claims abstract description 146
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims description 173
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 102
- 229920005591 polysilicon Polymers 0.000 claims description 102
- 239000012535 impurity Substances 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 17
- 150000004767 nitrides Chemical group 0.000 claims description 16
- 239000007943 implant Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 102100026827 Protein associated with UVRAG as autophagy enhancer Human genes 0.000 claims 1
- 101710102978 Protein associated with UVRAG as autophagy enhancer Proteins 0.000 claims 1
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 102
- 210000004027 cell Anatomy 0.000 description 96
- 230000002093 peripheral effect Effects 0.000 description 27
- 230000000873 masking effect Effects 0.000 description 15
- 238000012545 processing Methods 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 13
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000007725 thermal activation Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 101100454434 Biomphalaria glabrata BG04 gene Proteins 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 210000004128 D cell Anatomy 0.000 description 1
- 241000257465 Echinoidea Species 0.000 description 1
- 101000761576 Homo sapiens Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Proteins 0.000 description 1
- 102100024926 Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
(57)【要約】 （修正有）
【課題】 強力なプログラム/消去効率及び読み出し速
度を示し低い動作電圧を許容する非常に小さいゲート形
状及び全体サイズを有した高性能のトランジスタ及びメ
モリセルを製造して、チャネル長さを劇的にスケーリン
グできる半導体素子及びその製造方法を提供する。 【解決手段】 本発明は、半導体トランジスタを形成す
る方法において、半導体基板領域上に該半導体基板領域
から絶縁されるゲート電極を形成する工程と、前記ゲー
ト電極の側壁(side-walls)に沿ってオフセットスペーサ
を形成する工程と、前記ゲート電極と各々のソース及び
ドレイン領域との間のオーバーラップの広さが前記オフ
セットスペーサの厚さに依存するように、前記オフセッ
トスペーサを形成した後に、前記基板領域内にソース領
域及びドレイン領域を形成する工程とを含む。
度を示し低い動作電圧を許容する非常に小さいゲート形
状及び全体サイズを有した高性能のトランジスタ及びメ
モリセルを製造して、チャネル長さを劇的にスケーリン
グできる半導体素子及びその製造方法を提供する。 【解決手段】 本発明は、半導体トランジスタを形成す
る方法において、半導体基板領域上に該半導体基板領域
から絶縁されるゲート電極を形成する工程と、前記ゲー
ト電極の側壁(side-walls)に沿ってオフセットスペーサ
を形成する工程と、前記ゲート電極と各々のソース及び
ドレイン領域との間のオーバーラップの広さが前記オフ
セットスペーサの厚さに依存するように、前記オフセッ
トスペーサを形成した後に、前記基板領域内にソース領
域及びドレイン領域を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子製造分
野に関し、特に、非常に短いゲート形状を有するトラン
ジスタとメモリセル及びその製造方法に関する。
野に関し、特に、非常に短いゲート形状を有するトラン
ジスタとメモリセル及びその製造方法に関する。
【０００２】
【従来の技術】技術体系におけるスケーリング(scalin
g)は、半導体産業の急速な発展の主な駆動力となってい
る。スケーリング努力の一部として、より小さくより高
い性能のトランジスタを製造するための技術は持続的に
発展している。例えば、トランジスタの現在の性能を増
加させ全体トランジスタのサイズをより小さくするため
に、トランジスタのチャネル長さを縮小することが好ま
しい。しかし、チャネル長さを縮小(scaling down)する
時には、接合ブレークダウン(junction breakdown)及び
トランジスタパンチスルー(punch through)のような障
害がまず克服されるべきである。接合ブレークダウン
は、逆バイアスされた接合を横切る電界が電子なだれ効
果イオン化生成を開始するほど十分に高くなる時に発生
し、その結果急激な電流の増加を招く。MOS技術におけ
るこの接合ブレークダウン電圧は、チャネルドーピング
濃度を減少させるか、及び/またはLLD(lightly doped d
rain)とDDD(double doped drain)接合を利用することに
よって改善することができる。
g)は、半導体産業の急速な発展の主な駆動力となってい
る。スケーリング努力の一部として、より小さくより高
い性能のトランジスタを製造するための技術は持続的に
発展している。例えば、トランジスタの現在の性能を増
加させ全体トランジスタのサイズをより小さくするため
に、トランジスタのチャネル長さを縮小することが好ま
しい。しかし、チャネル長さを縮小(scaling down)する
時には、接合ブレークダウン(junction breakdown)及び
トランジスタパンチスルー(punch through)のような障
害がまず克服されるべきである。接合ブレークダウン
は、逆バイアスされた接合を横切る電界が電子なだれ効
果イオン化生成を開始するほど十分に高くなる時に発生
し、その結果急激な電流の増加を招く。MOS技術におけ
るこの接合ブレークダウン電圧は、チャネルドーピング
濃度を減少させるか、及び/またはLLD(lightly doped d
rain)とDDD(double doped drain)接合を利用することに
よって改善することができる。
【０００３】トランジスタパンチスルーは、ドレイン空
乏領域がソース領域の空乏領域に全部拡張されて、ソー
ス及びドレイン領域が電気的に共にショットされる時の
ドレイン電圧と定義される。これにより、トランジスタ
は好ましくない高い量の電流を引き起こし、その結果非
常に高い漏れ電流またはトランジスタの破壊を招き得
る。より短いチャネル長さを作るほど、ドレイン-ソー
スパンチスルーが発生する時のドレイン電圧が低くな
る。これは集積回路の動作電圧を非常に制限し得る。パ
ンチスルー効果を改善するために、チャネルドーピング
濃度を増加させることができるが、これはその後により
低い接合ブレークダウン電圧を引き起こし得る。
乏領域がソース領域の空乏領域に全部拡張されて、ソー
ス及びドレイン領域が電気的に共にショットされる時の
ドレイン電圧と定義される。これにより、トランジスタ
は好ましくない高い量の電流を引き起こし、その結果非
常に高い漏れ電流またはトランジスタの破壊を招き得
る。より短いチャネル長さを作るほど、ドレイン-ソー
スパンチスルーが発生する時のドレイン電圧が低くな
る。これは集積回路の動作電圧を非常に制限し得る。パ
ンチスルー効果を改善するために、チャネルドーピング
濃度を増加させることができるが、これはその後により
低い接合ブレークダウン電圧を引き起こし得る。
【０００４】スケーリング可能なゲート形状またはゲー
トライン幅に対する大きさに影響を与える要因の一つ
は、工程が許容できるソース/ドレイン(S/D)領域とのゲ
ートオーバーラップの広さである。明らかに、オーバー
ラップが小さいほど、より小さいゲート形状を作ること
ができる。小さいオーバーラップを作ることは、S/Dイ
オン注入活性化及びアニーリングの間にソース及びドレ
イン領域の固有の側面拡散により難しい作業となる。
トライン幅に対する大きさに影響を与える要因の一つ
は、工程が許容できるソース/ドレイン(S/D)領域とのゲ
ートオーバーラップの広さである。明らかに、オーバー
ラップが小さいほど、より小さいゲート形状を作ること
ができる。小さいオーバーラップを作ることは、S/Dイ
オン注入活性化及びアニーリングの間にソース及びドレ
イン領域の固有の側面拡散により難しい作業となる。
【０００５】MOSトランジスタスケーリングのこのよう
な限界は、不揮発性メモリセルのスケーリングにおいて
より著しい。これは浮遊ゲートトンネルオキサイド(flo
ating gate tunnel oxide)及びインターポリ絶縁層(in
terpoly dielectric layer)(例えば、ONO(oxide-nitrid
e-oxide)マルチ層)がこれらの絶縁物質の品質の考慮及
びセル電荷保存性の制約により容易にスケーリングでき
ないことのような不揮発性メモリセルのこのような特徴
のためである。
な限界は、不揮発性メモリセルのスケーリングにおいて
より著しい。これは浮遊ゲートトンネルオキサイド(flo
ating gate tunnel oxide)及びインターポリ絶縁層(in
terpoly dielectric layer)(例えば、ONO(oxide-nitrid
e-oxide)マルチ層)がこれらの絶縁物質の品質の考慮及
びセル電荷保存性の制約により容易にスケーリングでき
ないことのような不揮発性メモリセルのこのような特徴
のためである。
【０００６】一例として、スタックゲートフラッシュメ
モリセルに対する簡略な従来の工程順序は、基板上にト
ンネルオキサイドを形成する工程と、前記トンネルオキ
サイド上に浮遊ゲート(ポリ１)を形成する工程と、イン
ターポリONO誘電複合層を形成する工程と、及び前記ONO
誘電体上に制御ゲート(ポリ２及びタングステンシリサ
イド)を形成する工程とを含む。現代の技術における制
御ゲートは、時折周辺(CMOS)トランジスタのゲートと同
時に生成され、マスクとしてポリ２を利用し、ポリ１の
セル自己整列エッチング(SAE:self-aligned etch)が後
に続く。ポリシリコンスタックの形成後に、再酸化熱サ
イクル(re-oxidation thermal cycle)が行なわれる。後
続の工程で、周辺HV(high voltage)NMOS及びPMOSトラン
ジスタに対してDDDイオン注入工程が行なわれ、酸化及
びアニーリングサイクルが後に続く。
モリセルに対する簡略な従来の工程順序は、基板上にト
ンネルオキサイドを形成する工程と、前記トンネルオキ
サイド上に浮遊ゲート(ポリ１)を形成する工程と、イン
ターポリONO誘電複合層を形成する工程と、及び前記ONO
誘電体上に制御ゲート(ポリ２及びタングステンシリサ
イド)を形成する工程とを含む。現代の技術における制
御ゲートは、時折周辺(CMOS)トランジスタのゲートと同
時に生成され、マスクとしてポリ２を利用し、ポリ１の
セル自己整列エッチング(SAE:self-aligned etch)が後
に続く。ポリシリコンスタックの形成後に、再酸化熱サ
イクル(re-oxidation thermal cycle)が行なわれる。後
続の工程で、周辺HV(high voltage)NMOS及びPMOSトラン
ジスタに対してDDDイオン注入工程が行なわれ、酸化及
びアニーリングサイクルが後に続く。
【０００７】次に、セルS/Dイオン注入(対称形S/Dセル
の場合に)が行なわれ、周辺トランジスタゲートセル及
びポリシリコンスタックの側壁に沿ってオキサイドスペ
ーサを形成する工程が後に続く。ソース及びドレイン領
域の特性及び物理的特徴は、それを介してS/Dイオン注
入が行なわれるスクリーンオキサイド(すなわち、ソー
ス及びドレイン領域が形成された基板表面領域を覆うよ
うに、以前に蒸着されたオキサイド)の厚さ、イオン注
入ドーズ量(dose)及びエネルギー、及び熱活性化によっ
て決定される。S/Dイオン注入ドーズ量は、低いソース
及びドレイン領域レジスタンスを保障できるほど十分に
高いべきであり、イオン注入エネルギーは、スクリーン
オキサイド厚さ及び接合垂直深さの要件に応じて最適化
されるべきである。S/D活性化/アニーリングの熱予算に
よる上記のパラメーターは、ポリスタックとS/D領域と
の間のオーバーラップの広さ及びこれによる最小有効チ
ャネル長さを決定する。
の場合に)が行なわれ、周辺トランジスタゲートセル及
びポリシリコンスタックの側壁に沿ってオキサイドスペ
ーサを形成する工程が後に続く。ソース及びドレイン領
域の特性及び物理的特徴は、それを介してS/Dイオン注
入が行なわれるスクリーンオキサイド(すなわち、ソー
ス及びドレイン領域が形成された基板表面領域を覆うよ
うに、以前に蒸着されたオキサイド)の厚さ、イオン注
入ドーズ量(dose)及びエネルギー、及び熱活性化によっ
て決定される。S/Dイオン注入ドーズ量は、低いソース
及びドレイン領域レジスタンスを保障できるほど十分に
高いべきであり、イオン注入エネルギーは、スクリーン
オキサイド厚さ及び接合垂直深さの要件に応じて最適化
されるべきである。S/D活性化/アニーリングの熱予算に
よる上記のパラメーターは、ポリスタックとS/D領域と
の間のオーバーラップの広さ及びこれによる最小有効チ
ャネル長さを決定する。
【０００８】前述したように、トンネルオキサイド及び
ONO誘電層厚さのスケーリングは、実質的に制限され
る。トンネルオキサイド及びONO誘電層のスケーリング
なしにゲート長さを縮小することは、セルの適合した機
能を保障するほど十分に深いS/D接合(例えば、０.０７-
０.１μmの接合深さ、０.１５-０.２０μmのゲート長
さ)構造を必要とする。充分な接合深さは、ソース/ドレ
インレジスタンスを低くし、ゲートとの好ましいオーバ
ーラップを達成するために必要とである。ゲートオーバ
ーラップは、適合したプログラミング、読み出し効率、
及び信頼性の考慮を満足しがらも、特に、非常に短いゲ
ート形状に対して充分な有効チャネル長さを提供できる
ほど十分に小さいべきである。このように、水平接合深
さとこれによるポリシリコンスタックとS/D領域との間
のオーバーラップは、S/Dイオン注入及び熱活性化要件
により予め決定されて制限される。
ONO誘電層厚さのスケーリングは、実質的に制限され
る。トンネルオキサイド及びONO誘電層のスケーリング
なしにゲート長さを縮小することは、セルの適合した機
能を保障するほど十分に深いS/D接合(例えば、０.０７-
０.１μmの接合深さ、０.１５-０.２０μmのゲート長
さ)構造を必要とする。充分な接合深さは、ソース/ドレ
インレジスタンスを低くし、ゲートとの好ましいオーバ
ーラップを達成するために必要とである。ゲートオーバ
ーラップは、適合したプログラミング、読み出し効率、
及び信頼性の考慮を満足しがらも、特に、非常に短いゲ
ート形状に対して充分な有効チャネル長さを提供できる
ほど十分に小さいべきである。このように、水平接合深
さとこれによるポリシリコンスタックとS/D領域との間
のオーバーラップは、S/Dイオン注入及び熱活性化要件
により予め決定されて制限される。
【０００９】０.２μmである、なお０.１５μmであリ得
るゲート長さに対して、有効チャネル長さ(ゲート長さ
からゲートとS/D領域との間のオーバーラップを引いた
ものと同じ)は、チャネルドーピングが最適化されれ
ば、セルの適合した機能(すなわち、パンチスルーなし
に十分に高い接合ブレークダウン電圧BVdssを有した)に
満足できない。しかし、約０.１２μm及びその未満であ
るゲート長さに対しては、有効チャネル長さがあまりに
短くなるか、実際的になくなり得ることになる。
るゲート長さに対して、有効チャネル長さ(ゲート長さ
からゲートとS/D領域との間のオーバーラップを引いた
ものと同じ)は、チャネルドーピングが最適化されれ
ば、セルの適合した機能(すなわち、パンチスルーなし
に十分に高い接合ブレークダウン電圧BVdssを有した)に
満足できない。しかし、約０.１２μm及びその未満であ
るゲート長さに対しては、有効チャネル長さがあまりに
短くなるか、実際的になくなり得ることになる。
【００１０】０.１μm以下のメモリセルゲート長さを有
した高度に進歩したフラッシュ技術もチャネル熱電子注
入による充分なプログラミング速度を保障するために、
３-５Vのドレイン電圧を必要とする。しかし、このよう
な小さいゲート形状及び電圧要件に対して、前述した不
利な短チャネル効果は、ソース/ドレインイオン注入条
件及びチャネルドーピングを最適化することのみでは適
切に解決できない。
した高度に進歩したフラッシュ技術もチャネル熱電子注
入による充分なプログラミング速度を保障するために、
３-５Vのドレイン電圧を必要とする。しかし、このよう
な小さいゲート形状及び電圧要件に対して、前述した不
利な短チャネル効果は、ソース/ドレインイオン注入条
件及びチャネルドーピングを最適化することのみでは適
切に解決できない。
【００１１】
【発明が解決しようとする課題】そこで、本発明は、上
記従来の技術の問題点に鑑みてなされたものであって、
強力なプログラム/消去効率及び読み出し速度を示し低
い動作電圧を許容する非常に小さいゲート形状及び全体
サイズを有した高性能のトランジスタ及びメモリセルを
製造して、チャネル長さを劇的にスケーリングできるメ
モリセル及びトランジスタの製造のための半導体素子製
造方法、及びその結果により生成された構造にオフセッ
トスペーサを備える半導体素子を提供することを目的と
する。
記従来の技術の問題点に鑑みてなされたものであって、
強力なプログラム/消去効率及び読み出し速度を示し低
い動作電圧を許容する非常に小さいゲート形状及び全体
サイズを有した高性能のトランジスタ及びメモリセルを
製造して、チャネル長さを劇的にスケーリングできるメ
モリセル及びトランジスタの製造のための半導体素子製
造方法、及びその結果により生成された構造にオフセッ
トスペーサを備える半導体素子を提供することを目的と
する。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体トランジスタを形成する方法
は、半導体基板領域上に該半導体基板領域から絶縁され
るゲート電極を形成する工程と、前記ゲート電極の側壁
(side-walls)に沿ってオフセットスペーサを形成する工
程と、前記ゲート電極と各々のソース及びドレイン領域
との間のオーバーラップの広さが前記オフセットスペー
サの厚さに依存するように、前記オフセットスペーサを
形成した後に、前記基板領域内にソース領域及びドレイ
ン領域を形成する工程とを含む。
に、本発明に係る半導体トランジスタを形成する方法
は、半導体基板領域上に該半導体基板領域から絶縁され
るゲート電極を形成する工程と、前記ゲート電極の側壁
(side-walls)に沿ってオフセットスペーサを形成する工
程と、前記ゲート電極と各々のソース及びドレイン領域
との間のオーバーラップの広さが前記オフセットスペー
サの厚さに依存するように、前記オフセットスペーサを
形成した後に、前記基板領域内にソース領域及びドレイ
ン領域を形成する工程とを含む。
【００１３】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記ゲー
ト電極形成ステップは、第１及び第２トランジスタの各
々に対してゲート電極を形成する工程を含んで、前記オ
フセットスペーサ形成工程は、前記第１及び第２トラン
ジスタのゲート電極の側壁に沿ってオフセットスペーサ
を形成する工程を含んで、前記ソース及びドレイン領域
形成工程は、前記第１トランジスタに対してDDDソース
及びDDDドレイン領域を形成するために、DDDイオン注入
を行なう工程をさらに含む。
に係る半導体トランジスタを形成する方法は、前記ゲー
ト電極形成ステップは、第１及び第２トランジスタの各
々に対してゲート電極を形成する工程を含んで、前記オ
フセットスペーサ形成工程は、前記第１及び第２トラン
ジスタのゲート電極の側壁に沿ってオフセットスペーサ
を形成する工程を含んで、前記ソース及びドレイン領域
形成工程は、前記第１トランジスタに対してDDDソース
及びDDDドレイン領域を形成するために、DDDイオン注入
を行なう工程をさらに含む。
【００１４】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記第２
トランジスタに対してLDDソース及びLDD領域を形成する
ために、LDDイオン注入を行なう工程と、前記DDD及びLD
Dイオン注入後に、前記第１及び第２トランジスタのオ
フセットスペーサに隣接してメインスペーサを形成する
工程と、前記メインスペーサを形成した後に、前記各々
のDDDドレイン及びDDDソース領域、そして各々のLDDド
レイン及びLDDソース領域内に前記DDD及びLDD領域のよ
うな導電形を有し、相対的に高いドーピング領域を形成
するために、ソース/ドレイン(S/D)イオン注入を行なう
工程とをさらに含む。
に係る半導体トランジスタを形成する方法は、前記第２
トランジスタに対してLDDソース及びLDD領域を形成する
ために、LDDイオン注入を行なう工程と、前記DDD及びLD
Dイオン注入後に、前記第１及び第２トランジスタのオ
フセットスペーサに隣接してメインスペーサを形成する
工程と、前記メインスペーサを形成した後に、前記各々
のDDDドレイン及びDDDソース領域、そして各々のLDDド
レイン及びLDDソース領域内に前記DDD及びLDD領域のよ
うな導電形を有し、相対的に高いドーピング領域を形成
するために、ソース/ドレイン(S/D)イオン注入を行なう
工程とをさらに含む。
【００１５】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記第１
トランジスタのゲート電極と前記各々のDDDソース及びD
DDドレイン領域との間のオーバーラップの広さ、及び前
記第２トランジスタのゲート電極と前記各々のLDDソー
ス及びLDDドレイン領域間のオーバーラップの広さは、
前記オフセットスペーサの厚さに反比例し、前記各々の
DDDソース及びDDDドレイン領域の外部エッジと前記各々
のDDDソース及びDDDドレイン領域内の高ドーピング領域
の外部エッジ間の距離は、前記メインスペーサの厚さに
正比例し、前記各々のLDDソース及びLDDドレイン領域の
外部エッジと前記各々のLDDソース及びLDDドレイン領域
内の高ドーピング領域の外部エッジ間の距離は、前記メ
インスペーサの厚さに正比例する。
に係る半導体トランジスタを形成する方法は、前記第１
トランジスタのゲート電極と前記各々のDDDソース及びD
DDドレイン領域との間のオーバーラップの広さ、及び前
記第２トランジスタのゲート電極と前記各々のLDDソー
ス及びLDDドレイン領域間のオーバーラップの広さは、
前記オフセットスペーサの厚さに反比例し、前記各々の
DDDソース及びDDDドレイン領域の外部エッジと前記各々
のDDDソース及びDDDドレイン領域内の高ドーピング領域
の外部エッジ間の距離は、前記メインスペーサの厚さに
正比例し、前記各々のLDDソース及びLDDドレイン領域の
外部エッジと前記各々のLDDソース及びLDDドレイン領域
内の高ドーピング領域の外部エッジ間の距離は、前記メ
インスペーサの厚さに正比例する。
【００１６】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、不揮発性
メモリセルを形成する方法において、半導体基板領域上
に該半導体基板領域から絶縁される第１ポリシリコン層
を形成する工程と、前記第１ポリシリコン層上に前記第
１ポリシリコン層から絶縁される第２ポリシリコン層を
形成する工程と、前記第１及び第２ポリシリコン層の少
なくとも一つの側壁に沿ってオフセットスペーサを形成
する工程と、前記第１ポリシリコン層とソース及びドレ
イン領域の中一つの間のオーバーラップの広さが前記オ
フセットスペーサの厚さによって決定されるように、前
記オフセットスペーサを形成した後に、前記基板領域に
ソース及びドレイン領域の中少なくとも一つを形成する
工程とを含む。
に係る半導体トランジスタを形成する方法は、不揮発性
メモリセルを形成する方法において、半導体基板領域上
に該半導体基板領域から絶縁される第１ポリシリコン層
を形成する工程と、前記第１ポリシリコン層上に前記第
１ポリシリコン層から絶縁される第２ポリシリコン層を
形成する工程と、前記第１及び第２ポリシリコン層の少
なくとも一つの側壁に沿ってオフセットスペーサを形成
する工程と、前記第１ポリシリコン層とソース及びドレ
イン領域の中一つの間のオーバーラップの広さが前記オ
フセットスペーサの厚さによって決定されるように、前
記オフセットスペーサを形成した後に、前記基板領域に
ソース及びドレイン領域の中少なくとも一つを形成する
工程とを含む。
【００１７】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記第１
及び第２ポリシリコン層は、ポリシリコンスタックを形
成し、オフセットスペーサは、前記ポリシリコンスタッ
クの側壁に沿って形成され、ソース及びドレイン領域
は、前記オフセットスペーサを形成した後に形成され
て、前記ポリシリコンスタックと前記ソース及びドレイ
ン領域間の大きさは、前記オフセットスペーサの厚さに
反比例する。
に係る半導体トランジスタを形成する方法は、前記第１
及び第２ポリシリコン層は、ポリシリコンスタックを形
成し、オフセットスペーサは、前記ポリシリコンスタッ
クの側壁に沿って形成され、ソース及びドレイン領域
は、前記オフセットスペーサを形成した後に形成され
て、前記ポリシリコンスタックと前記ソース及びドレイ
ン領域間の大きさは、前記オフセットスペーサの厚さに
反比例する。
【００１８】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、不揮発性
メモリセル及びトランジスタを形成する方法において、
半導体基板領域上に該半導体基板領域から絶縁される第
１ポリシリコン層、及び前記第１ポリシリコン層上に前
記第１ポリシリコン層から絶縁される第２ポリシリコン
層を積層してメモリセルのポリシリコンスタックを形成
する工程と、半導体領域上に前記半導体領域から絶縁さ
れる第１及び第２トランジスタの各々に対してゲート電
極を形成する工程と、前記第１及び第２トランジスタの
ゲート電極及び前記ポリシリコンスタックに沿ってオフ
セットスペーサを形成する工程と、前記ポリシリコンス
タックと前記セルソース及びドレイン領域間のオーバー
ラップの広さ、及び前記第１及び第２トランジスタのゲ
ート電極とそれに対応するソース及びドレイン領域間の
オーバーラップの広さが前記オフセットスペーサの厚さ
により決定されるように、前記オフセットスペーサを形
成した後に、前記各メモリセル及び第１及び第２トラン
ジスタに対してソース及びドレイン領域を形成する工程
とを含む。
に係る半導体トランジスタを形成する方法は、不揮発性
メモリセル及びトランジスタを形成する方法において、
半導体基板領域上に該半導体基板領域から絶縁される第
１ポリシリコン層、及び前記第１ポリシリコン層上に前
記第１ポリシリコン層から絶縁される第２ポリシリコン
層を積層してメモリセルのポリシリコンスタックを形成
する工程と、半導体領域上に前記半導体領域から絶縁さ
れる第１及び第２トランジスタの各々に対してゲート電
極を形成する工程と、前記第１及び第２トランジスタの
ゲート電極及び前記ポリシリコンスタックに沿ってオフ
セットスペーサを形成する工程と、前記ポリシリコンス
タックと前記セルソース及びドレイン領域間のオーバー
ラップの広さ、及び前記第１及び第２トランジスタのゲ
ート電極とそれに対応するソース及びドレイン領域間の
オーバーラップの広さが前記オフセットスペーサの厚さ
により決定されるように、前記オフセットスペーサを形
成した後に、前記各メモリセル及び第１及び第２トラン
ジスタに対してソース及びドレイン領域を形成する工程
とを含む。
【００１９】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記第１
トランジスタに対してDDDソース及びDDDドレイン領域を
形成するために、DDDイオン注入を行なう工程と、前記
第２トランジスタに対してLDDソース及びLDDドレイン領
域を形成するために、LDDイオン注入を行なう工程とを
さらに含む。
に係る半導体トランジスタを形成する方法は、前記第１
トランジスタに対してDDDソース及びDDDドレイン領域を
形成するために、DDDイオン注入を行なう工程と、前記
第２トランジスタに対してLDDソース及びLDDドレイン領
域を形成するために、LDDイオン注入を行なう工程とを
さらに含む。
【００２０】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記セル
ソース及びドレイン領域を形成するために、セルソース
/ドレイン(S/D)イオン注入を行なう工程と、前記セルS/
Dイオン注入、前記LDDイオン注入及び前記DDDイオン注
入後に、前記DDD及びLDD領域内に高ドーピング領域を形
成するために、トランジスタS/Dイオン注入を形成する
工程とをさらに含む。
に係る半導体トランジスタを形成する方法は、前記セル
ソース及びドレイン領域を形成するために、セルソース
/ドレイン(S/D)イオン注入を行なう工程と、前記セルS/
Dイオン注入、前記LDDイオン注入及び前記DDDイオン注
入後に、前記DDD及びLDD領域内に高ドーピング領域を形
成するために、トランジスタS/Dイオン注入を形成する
工程とをさらに含む。
【００２１】また、前記目的を達成するために、本発明
に係る半導体トランジスタを形成する方法は、前記セル
S/Dイオン注入、前記LDDイオン注入及び前記DDDイオン
注入の後に、前記トランジスタS/Dイオン注入前に、少
なくとも第１及び第２トランジスタの前記オフセットス
ペーサに隣接してメインスペーサを形成する工程をさら
に含んで、ここで、前記DDD及びLDD領域内の前記高ドー
ピング領域は、前記DDD及びLDD領域と同じ導電形からな
り、前記DDD及びLDD領域より大きいドーピング濃度を有
する。
に係る半導体トランジスタを形成する方法は、前記セル
S/Dイオン注入、前記LDDイオン注入及び前記DDDイオン
注入の後に、前記トランジスタS/Dイオン注入前に、少
なくとも第１及び第２トランジスタの前記オフセットス
ペーサに隣接してメインスペーサを形成する工程をさら
に含んで、ここで、前記DDD及びLDD領域内の前記高ドー
ピング領域は、前記DDD及びLDD領域と同じ導電形からな
り、前記DDD及びLDD領域より大きいドーピング濃度を有
する。
【００２２】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、前記半導体基板領域
から絶縁され、その上に形成された第１ゲート電極と、
前記第１ゲート電極の側壁に沿って形成されたオフセッ
トスペーサと、前記第１ゲート電極と前記各々のソース
及びドレイン領域間のオーバーラップの広さが、前記オ
フセットスペーサの厚さに依存するように、前記基板領
域に形成されたソース領域及びドレイン領域を含む第１
トランジスタを含む。
に係る半導体トランジスタ構造は、前記半導体基板領域
から絶縁され、その上に形成された第１ゲート電極と、
前記第１ゲート電極の側壁に沿って形成されたオフセッ
トスペーサと、前記第１ゲート電極と前記各々のソース
及びドレイン領域間のオーバーラップの広さが、前記オ
フセットスペーサの厚さに依存するように、前記基板領
域に形成されたソース領域及びドレイン領域を含む第１
トランジスタを含む。
【００２３】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、半導体基板領域から
絶縁され、その上に形成された第２ゲート電極と、前記
第２ゲート電極の側壁に沿って形成されたオフセットス
ペーサと、ソース及びドレイン領域と、前記第１及び第
２トランジスタのオフセットスペーサに隣接したメイン
スペーサとを含む第２トランジスタを含んで、ここで、
前記第１トランジスタの各々のソース及びドレイン領域
は、DDD領域内に高ドーピング領域を含んで、前記第２
トランジスタの各々のソース及びドレイン領域は、LDD
領域内に高ドーピング領域を含んで、前記高ドーピング
領域は、前記DDD及びLDD領域と同じ導電形からなり、前
記DDD及びLDD領域より大きいドーピング濃度を有する。
に係る半導体トランジスタ構造は、半導体基板領域から
絶縁され、その上に形成された第２ゲート電極と、前記
第２ゲート電極の側壁に沿って形成されたオフセットス
ペーサと、ソース及びドレイン領域と、前記第１及び第
２トランジスタのオフセットスペーサに隣接したメイン
スペーサとを含む第２トランジスタを含んで、ここで、
前記第１トランジスタの各々のソース及びドレイン領域
は、DDD領域内に高ドーピング領域を含んで、前記第２
トランジスタの各々のソース及びドレイン領域は、LDD
領域内に高ドーピング領域を含んで、前記高ドーピング
領域は、前記DDD及びLDD領域と同じ導電形からなり、前
記DDD及びLDD領域より大きいドーピング濃度を有する。
【００２４】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、前記第１ゲート電極
と前記各々のDDDソース及びDDDドレイン領域間のオーバ
ーラップの広さ、及び前記第２ゲート電極と前記各々の
LDDソース及びLDDドレイン領域間のオーバーラップの広
さは、前記オフセットスペーサの厚さに反比例する。
に係る半導体トランジスタ構造は、前記第１ゲート電極
と前記各々のDDDソース及びDDDドレイン領域間のオーバ
ーラップの広さ、及び前記第２ゲート電極と前記各々の
LDDソース及びLDDドレイン領域間のオーバーラップの広
さは、前記オフセットスペーサの厚さに反比例する。
【００２５】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、前記各々のDDDソー
ス及びDDDドレイン領域の外部エッジと前記DDDソース及
びDDDドレイン領域内の高ドーピング領域との間の距離
は、前記メインスペーサの厚さに正比例し、前記各々の
LDDソース及びLDDドレイン領域の外部エッジと前記LDD
ソース及びLDDドレイン領域内の高ドーピング領域との
間の距離は、前記メインスペーサの厚さに正比例する。
に係る半導体トランジスタ構造は、前記各々のDDDソー
ス及びDDDドレイン領域の外部エッジと前記DDDソース及
びDDDドレイン領域内の高ドーピング領域との間の距離
は、前記メインスペーサの厚さに正比例し、前記各々の
LDDソース及びLDDドレイン領域の外部エッジと前記LDD
ソース及びLDDドレイン領域内の高ドーピング領域との
間の距離は、前記メインスペーサの厚さに正比例する。
【００２６】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、不揮発性メモリセル
において、半導体基板領域から絶縁され、その上に形成
された第１ポリシリコン層と、前記第１ポリシリコンか
ら絶縁され、その上に形成された第２ポリシリコン層
と、前記第１及び第２ポリシリコン層の少なくとも一つ
の側壁に沿って形成されたオフセットスペーサと、前記
基板領域内に形成され、少なくともその中いずれか一つ
と前記第１ポリシリコン層間のオーバーラップの広さが
前記オフセットスペーサの厚さに依存するソース及びド
レイン領域を含む。
に係る半導体トランジスタ構造は、不揮発性メモリセル
において、半導体基板領域から絶縁され、その上に形成
された第１ポリシリコン層と、前記第１ポリシリコンか
ら絶縁され、その上に形成された第２ポリシリコン層
と、前記第１及び第２ポリシリコン層の少なくとも一つ
の側壁に沿って形成されたオフセットスペーサと、前記
基板領域内に形成され、少なくともその中いずれか一つ
と前記第１ポリシリコン層間のオーバーラップの広さが
前記オフセットスペーサの厚さに依存するソース及びド
レイン領域を含む。
【００２７】また、前記目的を達成するために、本発明
に係る半導体トランジスタ構造は、前記第１及び第２ポ
リシリコン層は、ポリシリコンスタックを形成し、前記
メモリセルは、前記ポリシリコンスタックの側壁に沿っ
て形成されたオフセットスペーサをさらに含んで、前記
ポリシリコンスタックと前記各々のソース及びドレイン
領域間のオーバーラップの広さは、前記オフセットスペ
ーサの厚さに反比例する。
に係る半導体トランジスタ構造は、前記第１及び第２ポ
リシリコン層は、ポリシリコンスタックを形成し、前記
メモリセルは、前記ポリシリコンスタックの側壁に沿っ
て形成されたオフセットスペーサをさらに含んで、前記
ポリシリコンスタックと前記各々のソース及びドレイン
領域間のオーバーラップの広さは、前記オフセットスペ
ーサの厚さに反比例する。
【００２８】
【発明の実施の形態】以下、実施例を示し、本発明の特
徴とするところをさらに明確にする。
徴とするところをさらに明確にする。
【００２９】本発明によれば、改善されたパンチスルー
及び接合ブレークダウン特性を有し、例として０.１２
μmである非常に短いゲート長さを有したMOSトランジス
タ及び不揮発性メモリセル、及びその製造方法が提供さ
れる。オフセットスペーサという新しい構成要素が、こ
の製造工程及びその結果として生成される構造に導入さ
れる。オフセットスペーサは、工程及び装置の最適化及
び有効チャネル長さを制御するための付加的な手段とし
て提供される。オフセットスペーサは、ゲートとS/D領
域との間のオーバーラップの広さを減少させるために、
MOSトランジスタに用いられることができ、これにより
非常に小さい形態のゲートに対しても有効チャネル長さ
が十分に増加する。また、オフセットスペーサは、同じ
チャネル長さに対してより深いS/D接合を形成できるよ
うにし、これによりゲートオーバーラップを正確に制御
しながらソース/ドレインレジスタンスを減少させるこ
とができる。オフセットスペーサは、浮遊ゲートまたは
セレクトゲートとS/D領域との間のオーバーラップの広
さを減少させより深い接合を形成するために、メモリセ
ルにおいて同様に用いることができる。
及び接合ブレークダウン特性を有し、例として０.１２
μmである非常に短いゲート長さを有したMOSトランジス
タ及び不揮発性メモリセル、及びその製造方法が提供さ
れる。オフセットスペーサという新しい構成要素が、こ
の製造工程及びその結果として生成される構造に導入さ
れる。オフセットスペーサは、工程及び装置の最適化及
び有効チャネル長さを制御するための付加的な手段とし
て提供される。オフセットスペーサは、ゲートとS/D領
域との間のオーバーラップの広さを減少させるために、
MOSトランジスタに用いられることができ、これにより
非常に小さい形態のゲートに対しても有効チャネル長さ
が十分に増加する。また、オフセットスペーサは、同じ
チャネル長さに対してより深いS/D接合を形成できるよ
うにし、これによりゲートオーバーラップを正確に制御
しながらソース/ドレインレジスタンスを減少させるこ
とができる。オフセットスペーサは、浮遊ゲートまたは
セレクトゲートとS/D領域との間のオーバーラップの広
さを減少させより深い接合を形成するために、メモリセ
ルにおいて同様に用いることができる。
【００３０】したがって、非常に短いチャネル長さ装置
に関連したパンチスルーを除去しつつ、高いプログラム
/消去効率及び読み出し速度を示し、低い動作電圧の使
用を可能にする、非常に小さい大きさのゲート形状を有
したMOSトランジスタ及び不揮発性メモリセルが提供さ
れる。本発明の他の特徴及び長所は次の詳細な説明によ
り明らかになる。
に関連したパンチスルーを除去しつつ、高いプログラム
/消去効率及び読み出し速度を示し、低い動作電圧の使
用を可能にする、非常に小さい大きさのゲート形状を有
したMOSトランジスタ及び不揮発性メモリセルが提供さ
れる。本発明の他の特徴及び長所は次の詳細な説明によ
り明らかになる。
【００３１】図１aないし図１fは、本発明の一実施例に
係る各プロセシング工程のMOSトランジスタの断面図を
示す。図１aは、通常のプロセシング工程によって基板
領域１００から絶縁され、その上に形成されたポリシリ
コンゲート１３０を示す。次に、オフセットオキサイド
スペーサ層１１０が、図１bに示すように、通常のCVD(c
hemical vapor deposition)技術を利用してその構造上
に蒸着される。そうしてから、図１cに示すように、ゲ
ート１３０の側壁に沿ってオフセットオキサイドスペー
サ１１０a、１１０bを形成するために、通常のREI(reac
tive ion etching)を利用してオキサイド層１１０がエ
ッチングされる。
係る各プロセシング工程のMOSトランジスタの断面図を
示す。図１aは、通常のプロセシング工程によって基板
領域１００から絶縁され、その上に形成されたポリシリ
コンゲート１３０を示す。次に、オフセットオキサイド
スペーサ層１１０が、図１bに示すように、通常のCVD(c
hemical vapor deposition)技術を利用してその構造上
に蒸着される。そうしてから、図１cに示すように、ゲ
ート１３０の側壁に沿ってオフセットオキサイドスペー
サ１１０a、１１０bを形成するために、通常のREI(reac
tive ion etching)を利用してオキサイド層１１０がエ
ッチングされる。
【００３２】図１dでは、接合領域１２０a、１４０aを
形成するために、イオン注入工程が行われる。一実施例
で、イオン注入１５０は、通常のソース/ドレイン(S/D)
イオン注入である。通常の工程で、S/Dイオン注入１５
０は、オキサイドスペーサを形成する前に行われる。し
かし、オフセットスペーサ１１０a、１１０bを形成した
後に、S/Dイオン注入１５０を行なうことによって、ソ
ース/ドレイン-ゲートのオーバーラップが縮小され、こ
れによって、同じゲート形状に対して有効チャネル長さ
が増加することになる。オフセットスペーサの厚さは、
装置要件及び好ましい水平のドレイン/ソースとゲート
間オーバーラップによって最適化できる。イオン注入１
５０にN形不純物を使用することによって、NMOSトラン
ジスタが形成され、イオン注入１５０にP形不純物を使
用することによって、PMOSトランジスタが形成される。
N形イオン注入の間にPMOS領域を、そしてP形イオン注入
の間にNMOS領域を保護するために、通常のマスキング工
程が行われる。
形成するために、イオン注入工程が行われる。一実施例
で、イオン注入１５０は、通常のソース/ドレイン(S/D)
イオン注入である。通常の工程で、S/Dイオン注入１５
０は、オキサイドスペーサを形成する前に行われる。し
かし、オフセットスペーサ１１０a、１１０bを形成した
後に、S/Dイオン注入１５０を行なうことによって、ソ
ース/ドレイン-ゲートのオーバーラップが縮小され、こ
れによって、同じゲート形状に対して有効チャネル長さ
が増加することになる。オフセットスペーサの厚さは、
装置要件及び好ましい水平のドレイン/ソースとゲート
間オーバーラップによって最適化できる。イオン注入１
５０にN形不純物を使用することによって、NMOSトラン
ジスタが形成され、イオン注入１５０にP形不純物を使
用することによって、PMOSトランジスタが形成される。
N形イオン注入の間にPMOS領域を、そしてP形イオン注入
の間にNMOS領域を保護するために、通常のマスキング工
程が行われる。
【００３３】他の実施例で、イオン注入１５０は、高電
圧トランジスタのためのDDD(doubledoped drain)ソース
及びドレイン接合を形成するために、DDDイオン注入で
あり得る。本実施例では、図１eに示すように、メイン
スペーサオキサイド層が蒸着及びエッチングされてメイ
ンスペーサ１１５a、１１５bを形成する。そうしてか
ら、S/Dイオン注入１６０が行なわれて、図１fに示すよ
うに、領域１２０b、１４０bを形成する。この実施例
で、N-不純物がイオン注入１５０に用いられ、N+不純物
がイオン注入１６０に用いられ、高電圧NMOSトランジス
タを形成する。適合したマスキング工程を具現して、P-
不純物をイオン注入１５０に使用し、P+不純物をイオン
注入１６０に使用することによって、高電圧PMOSトラン
ジスタが形成される。
圧トランジスタのためのDDD(doubledoped drain)ソース
及びドレイン接合を形成するために、DDDイオン注入で
あり得る。本実施例では、図１eに示すように、メイン
スペーサオキサイド層が蒸着及びエッチングされてメイ
ンスペーサ１１５a、１１５bを形成する。そうしてか
ら、S/Dイオン注入１６０が行なわれて、図１fに示すよ
うに、領域１２０b、１４０bを形成する。この実施例
で、N-不純物がイオン注入１５０に用いられ、N+不純物
がイオン注入１６０に用いられ、高電圧NMOSトランジス
タを形成する。適合したマスキング工程を具現して、P-
不純物をイオン注入１５０に使用し、P+不純物をイオン
注入１６０に使用することによって、高電圧PMOSトラン
ジスタが形成される。
【００３４】また別の実施例では、図１gに示すよう
に、LDDソース１２０c及びLDDドレイン１４０c領域を形
成するために、イオン注入１５０(図１d)は、LDD(light
ly doped drain)イオン注入であり得る。
に、LDDソース１２０c及びLDDドレイン１４０c領域を形
成するために、イオン注入１５０(図１d)は、LDD(light
ly doped drain)イオン注入であり得る。
【００３５】他の実施例では、オフセットスペーサが形
成された後、HV(high voltage)トランジスタに対してDD
D接合が形成され、LV(low voltage)トランジスタに対し
てLDD接合を形成する工程が後に続く。そうしてから、
メインオキサイドスペーサが形成されS/Dイオン注入が
後に続く。メインオキサイドスペーサを形成する工程は
選択的であり、装置要件に応じてLV及び/またはHV MOS
トランジスタに適用されないことがあり得る。しかし、
オフセットスペーサとメインスペーサは、実際的に結合
することができる。オフセットスペーサは、ソース/ド
レインパンチスルーを改善するために、同じゲート長さ
に対してより長い有効チャネル長さを得ることに用いら
れることができ、メインスペーサは、各々のLDD及びDDD
領域の外部エッジとS/Dイオン注入により形成されたそ
れらの各内部領域の外部エッジ間により広い間隔を提供
することによって、接合ブレークダウンを改善すること
に用いられることができる。例えば、図１fにおいて、
オフセットスペーサ１１０a、１１０bが薄く形成されれ
ば、メインオキサイドスペーサは、各接合領域１２０
b、１４０bの外部エッジが対応する接合領域１２０a、
１４０aのエッジからより遠く離れるようにして、接合
ブレークダウンを改善することができる。
成された後、HV(high voltage)トランジスタに対してDD
D接合が形成され、LV(low voltage)トランジスタに対し
てLDD接合を形成する工程が後に続く。そうしてから、
メインオキサイドスペーサが形成されS/Dイオン注入が
後に続く。メインオキサイドスペーサを形成する工程は
選択的であり、装置要件に応じてLV及び/またはHV MOS
トランジスタに適用されないことがあり得る。しかし、
オフセットスペーサとメインスペーサは、実際的に結合
することができる。オフセットスペーサは、ソース/ド
レインパンチスルーを改善するために、同じゲート長さ
に対してより長い有効チャネル長さを得ることに用いら
れることができ、メインスペーサは、各々のLDD及びDDD
領域の外部エッジとS/Dイオン注入により形成されたそ
れらの各内部領域の外部エッジ間により広い間隔を提供
することによって、接合ブレークダウンを改善すること
に用いられることができる。例えば、図１fにおいて、
オフセットスペーサ１１０a、１１０bが薄く形成されれ
ば、メインオキサイドスペーサは、各接合領域１２０
b、１４０bの外部エッジが対応する接合領域１２０a、
１４０aのエッジからより遠く離れるようにして、接合
ブレークダウンを改善することができる。
【００３６】前記説明の観点から、この技術分野の通常
の知識を有する者によりその他の工程順序の変更が可能
である。例えば、第１番目の変形例において、オフセッ
トスペーサがDDDイオン注入前に形成され、メインスペ
ーサはDDDイオン注入と後続のLDDイオン注入間に形成さ
れ、S/Dイオン注入は、LDDイオン注入後に形成される。
図１f及び図１gを参照すれば、生成されたDDD及びLDDト
ランジスタ構造において、ゲート１３０と各々のDDDソ
ース１２０a及びDDDドレイン１４０a領域間のオーバー
ラップの広さは、オフセットスペーサ１１０a、１１０b
の厚さによって変わり、ゲート１３０と各々のLDDソー
ス１２０c及びLDDドレイン１４０c領域間のオーバーラ
ップの広さは、オフセット１１０とメイン１１５スペー
サの厚さの和、またはLDDトランジスタに対してメイン
スペーサが形成されない場合には、単にオフセットスペ
ーサの厚さによって変わる。また、各々のDDDソース１
２０a及びDDDドレイン１４０a領域の外部エッジとそれ
に対応する内部領域１２０b、１４０bの外部エッジ間の
距離は、メインスペーサの厚さに正比例する。
の知識を有する者によりその他の工程順序の変更が可能
である。例えば、第１番目の変形例において、オフセッ
トスペーサがDDDイオン注入前に形成され、メインスペ
ーサはDDDイオン注入と後続のLDDイオン注入間に形成さ
れ、S/Dイオン注入は、LDDイオン注入後に形成される。
図１f及び図１gを参照すれば、生成されたDDD及びLDDト
ランジスタ構造において、ゲート１３０と各々のDDDソ
ース１２０a及びDDDドレイン１４０a領域間のオーバー
ラップの広さは、オフセットスペーサ１１０a、１１０b
の厚さによって変わり、ゲート１３０と各々のLDDソー
ス１２０c及びLDDドレイン１４０c領域間のオーバーラ
ップの広さは、オフセット１１０とメイン１１５スペー
サの厚さの和、またはLDDトランジスタに対してメイン
スペーサが形成されない場合には、単にオフセットスペ
ーサの厚さによって変わる。また、各々のDDDソース１
２０a及びDDDドレイン１４０a領域の外部エッジとそれ
に対応する内部領域１２０b、１４０bの外部エッジ間の
距離は、メインスペーサの厚さに正比例する。
【００３７】第２番目の例示的な変形例において、オフ
セットスペーサは、DDD及びLDDイオン注入工程前に形成
され、メインスペーサは、DDD及びLDDイオン注入工程
後、後続のS/Dイオン注入工程前に形成される。図１f及
び図１gを参照すれば、生成されたDDD及びLDDトランジ
スタ構造において、ゲート１３０と各々のDDDソース１
２０a及びDDDドレイン１４０a領域間のオーバーラップ
の広さ、及びゲート１３０と各々のLDDソース１２０c及
びLDDドレイン１４０c領域間のオーバーラップの広さ
は、オフセットスペーサ１１０a、１１０bの厚さに反比
例する。また、各々のDDDソース１２０a及びDDDドレイ
ン１４０a領域の外部エッジとそれに対応する内部領域
１２０b、１４０bの外部エッジ間の距離は、メインスペ
ーサ１１５a、１１５bの厚さに正比例し、各々のLDDソ
ース１２０c及びLDDドレイン１４０cの外部領域とそれ
に対応する領域１２０b、１４０bの外部エッジ間の距離
は、メインスペーサの厚さに正比例する。
セットスペーサは、DDD及びLDDイオン注入工程前に形成
され、メインスペーサは、DDD及びLDDイオン注入工程
後、後続のS/Dイオン注入工程前に形成される。図１f及
び図１gを参照すれば、生成されたDDD及びLDDトランジ
スタ構造において、ゲート１３０と各々のDDDソース１
２０a及びDDDドレイン１４０a領域間のオーバーラップ
の広さ、及びゲート１３０と各々のLDDソース１２０c及
びLDDドレイン１４０c領域間のオーバーラップの広さ
は、オフセットスペーサ１１０a、１１０bの厚さに反比
例する。また、各々のDDDソース１２０a及びDDDドレイ
ン１４０a領域の外部エッジとそれに対応する内部領域
１２０b、１４０bの外部エッジ間の距離は、メインスペ
ーサ１１５a、１１５bの厚さに正比例し、各々のLDDソ
ース１２０c及びLDDドレイン１４０cの外部領域とそれ
に対応する領域１２０b、１４０bの外部エッジ間の距離
は、メインスペーサの厚さに正比例する。
【００３８】第３番目の例示的な変形例において、オフ
セットスペーサは、DDDイオン注入及び後続のLDDイオン
注入前に形成され、メインスペーサは、LDDイオン注入
と後続のS/Dイオン注入の間に形成される。図１f及び図
１gを参照すれば、生成されたDDD及びLDDトランジスタ
構造において、ゲート１３０と各々のLDDソース１２０c
及びLDDドレイン１４０c領域間のオーバーラップの広さ
は、オフセットスペーサ１１０a、１１０bの厚さに反比
例し、各々のDDDソース１２０a及びDDDドレイン１４０a
領域の外部エッジとそれに対応する内部領域１２０b、
１４０bの外部エッジ間の距離は、オフセット１１０と
メイン１１５スペーサの厚さの和、またはDDDトランジ
スタに対してメインスペーサが形成されない場合には、
単にオフセットスペーサの厚さのみに正比例する。ま
た、各々のLDDソース１２０c及びLDDドレイン１４０cの
外部領域とそれに対応する領域１２０b、１４０bの外部
エッジ間の距離は、メインスペーサの厚さに正比例す
る。
セットスペーサは、DDDイオン注入及び後続のLDDイオン
注入前に形成され、メインスペーサは、LDDイオン注入
と後続のS/Dイオン注入の間に形成される。図１f及び図
１gを参照すれば、生成されたDDD及びLDDトランジスタ
構造において、ゲート１３０と各々のLDDソース１２０c
及びLDDドレイン１４０c領域間のオーバーラップの広さ
は、オフセットスペーサ１１０a、１１０bの厚さに反比
例し、各々のDDDソース１２０a及びDDDドレイン１４０a
領域の外部エッジとそれに対応する内部領域１２０b、
１４０bの外部エッジ間の距離は、オフセット１１０と
メイン１１５スペーサの厚さの和、またはDDDトランジ
スタに対してメインスペーサが形成されない場合には、
単にオフセットスペーサの厚さのみに正比例する。ま
た、各々のLDDソース１２０c及びLDDドレイン１４０cの
外部領域とそれに対応する領域１２０b、１４０bの外部
エッジ間の距離は、メインスペーサの厚さに正比例す
る。
【００３９】この技術分野において周知のように、上記
の各実施例で通常のアニーリング及び酸化サイクルが行
われる。各々のソース１２０及びドレイン１４０領域
は、その大きさがオフセットスペーサ１１０a、１１０b
の厚さによって変わるゲート１３０とのオーバーラップ
を有する。より薄いオフセットオキサイド層１１０(図
１b)が蒸着されれば、より大きいオーバーラップが得ら
れ、より厚いオフセットオキサイド層は、より小さいオ
ーバーラップを生成する。多くの本工程技術に対して、
オフセットオキサイド層の厚さの範囲は、装置チャネル
長さ及びそれの全体的な最適条件に応じて１００-５０
０Åになり得る。オフセットスペーサ厚さは、技術体系
におけるスケーリングが次世代工程に移動することによ
って、２０-５０Åに縮小できる。
の各実施例で通常のアニーリング及び酸化サイクルが行
われる。各々のソース１２０及びドレイン１４０領域
は、その大きさがオフセットスペーサ１１０a、１１０b
の厚さによって変わるゲート１３０とのオーバーラップ
を有する。より薄いオフセットオキサイド層１１０(図
１b)が蒸着されれば、より大きいオーバーラップが得ら
れ、より厚いオフセットオキサイド層は、より小さいオ
ーバーラップを生成する。多くの本工程技術に対して、
オフセットオキサイド層の厚さの範囲は、装置チャネル
長さ及びそれの全体的な最適条件に応じて１００-５０
０Åになり得る。オフセットスペーサ厚さは、技術体系
におけるスケーリングが次世代工程に移動することによ
って、２０-５０Åに縮小できる。
【００４０】不揮発性メモリセルに対する工程段階を説
明するために、対称形ソース及びドレイン領域を有する
進歩したチャネル消去方法を利用するフラッシュ技術が
用いられる。ソース側の消去(ネガティブゲート消去を
含む)方法に対照的に、チャネル消去方法は、比較的深
いDDDソース接合を必要とせず、これによりセルのより
良いスケーリングが可能となる。また、ソースとドレイ
ン領域は、対称的であり得るし、但し、一つのS/Dイオ
ン注入により形成することができる。しかし、本発明
は、チャネル消去を利用するメモリセル構造に制限され
ないし、ソース側消去を利用するセル構造を含む他の不
揮発性メモリセルにおいても有用に適用されることがで
きる。
明するために、対称形ソース及びドレイン領域を有する
進歩したチャネル消去方法を利用するフラッシュ技術が
用いられる。ソース側の消去(ネガティブゲート消去を
含む)方法に対照的に、チャネル消去方法は、比較的深
いDDDソース接合を必要とせず、これによりセルのより
良いスケーリングが可能となる。また、ソースとドレイ
ン領域は、対称的であり得るし、但し、一つのS/Dイオ
ン注入により形成することができる。しかし、本発明
は、チャネル消去を利用するメモリセル構造に制限され
ないし、ソース側消去を利用するセル構造を含む他の不
揮発性メモリセルにおいても有用に適用されることがで
きる。
【００４１】図２aないし図２dは、本発明の一実施例に
係る各プロセシング工程における不揮発性メモリセルの
断面図を示している。図２aは、通常の技術によって形
成されたポリシリコンスタックを示す。トンネルオキサ
イド層２９０がシリコン基板２００上に置かれ、浮遊ゲ
ート２３５がトンネルオキサイド２９０上に置かれ、複
合ONO誘電層２４５が浮遊ゲート２３５上に置かれ、制
御ゲート１６５がONO誘電層２４５上に置かれる。
係る各プロセシング工程における不揮発性メモリセルの
断面図を示している。図２aは、通常の技術によって形
成されたポリシリコンスタックを示す。トンネルオキサ
イド層２９０がシリコン基板２００上に置かれ、浮遊ゲ
ート２３５がトンネルオキサイド２９０上に置かれ、複
合ONO誘電層２４５が浮遊ゲート２３５上に置かれ、制
御ゲート１６５がONO誘電層２４５上に置かれる。
【００４２】図２bに示すように、ポリシリコンスタッ
ク側壁に沿ってオフセットオキサイドスペーサ２１０
a、２１０bを形成するために、オフセットオキサイド蒸
着及びエッチングが行われる。一実施例では、構造上に
オフセットオキサイド層を蒸着するために、通常のCVD
技術が用いられ、その後オフセットオキサイド層をエッ
チングするために、通常のREI技術が用いられる。オフ
セットオキサイド層の厚さは、ゲート長さ及び要求され
たチャネル長さと工程スペックに応じて選択される。オ
フセットスペーサの厚さは、例えば、２０-５００Å範
囲であり得る。図２aないし図２dに示した例に対して、
ゲート長さは、０.１μmであって、オフセットスペーサ
厚さは、約２５０Åである。最新工程は、８-１０%フィ
ルム厚さの変化によって２０-３０Å程度に薄いスペー
サ厚さを提供することができる。
ク側壁に沿ってオフセットオキサイドスペーサ２１０
a、２１０bを形成するために、オフセットオキサイド蒸
着及びエッチングが行われる。一実施例では、構造上に
オフセットオキサイド層を蒸着するために、通常のCVD
技術が用いられ、その後オフセットオキサイド層をエッ
チングするために、通常のREI技術が用いられる。オフ
セットオキサイド層の厚さは、ゲート長さ及び要求され
たチャネル長さと工程スペックに応じて選択される。オ
フセットスペーサの厚さは、例えば、２０-５００Å範
囲であり得る。図２aないし図２dに示した例に対して、
ゲート長さは、０.１μmであって、オフセットスペーサ
厚さは、約２５０Åである。最新工程は、８-１０%フィ
ルム厚さの変化によって２０-３０Å程度に薄いスペー
サ厚さを提供することができる。
【００４３】図２cに示すように、通常の技術によって
ソース２２０及びドレイン２４０領域を形成するため
に、S/Dイオン注入２６０が次に行われる。N形セルを形
成するために、N+不純物が用いられることができ、P形
セルを形成するために、P+不純物が用いられることがで
きる。次に、図２dに示すように、メインオキサイドス
ペーサ層が蒸着及びエッチングされて、オフセットスペ
ーサ２１０a、２１０bの上にメインオキサイドスペーサ
２１５a、２１５bを形成する。そうしてから、イオン注
入されたS/D領域２２０、２４０に熱活性化サイクルが
行われる。メインオキサイドスペーサ２１５a、２１５b
は、必ずしも必要なものではなく、LV LDD及びHV DDD周
辺トランジスタにおいてメインオキサイドスペーサの形
成の間にアレイ領域を保護するために、必要とし得るマ
スキング層を除去するためにセルに含まれる。これはCM
OS工程とフラッシュセル工程の統合が説明される以下で
詳細に述べる。
ソース２２０及びドレイン２４０領域を形成するため
に、S/Dイオン注入２６０が次に行われる。N形セルを形
成するために、N+不純物が用いられることができ、P形
セルを形成するために、P+不純物が用いられることがで
きる。次に、図２dに示すように、メインオキサイドス
ペーサ層が蒸着及びエッチングされて、オフセットスペ
ーサ２１０a、２１０bの上にメインオキサイドスペーサ
２１５a、２１５bを形成する。そうしてから、イオン注
入されたS/D領域２２０、２４０に熱活性化サイクルが
行われる。メインオキサイドスペーサ２１５a、２１５b
は、必ずしも必要なものではなく、LV LDD及びHV DDD周
辺トランジスタにおいてメインオキサイドスペーサの形
成の間にアレイ領域を保護するために、必要とし得るマ
スキング層を除去するためにセルに含まれる。これはCM
OS工程とフラッシュセル工程の統合が説明される以下で
詳細に述べる。
【００４４】オフセットスペーサ２１０a、２１０bの存
在は、浮遊ゲートとソース/ドレイン接合間のオーバー
ラップをほぼオフセットスペーサ大きさほど減少させ
る。約２５０Åのオキサイドスペーサ厚さ及び０.１μm
であるゲート長さを有した図２の例では、約０.０６μm
の有効チャネル長さが得られる。シミュレーション結
果、４.４-４.５VのBVdssを有し、適合した最適条件の
チャネルドーピングプロファイル(例えば、４.５x１０
13ないし５.５x１０13/cm2範囲のホウ素Vtイオン注入、
２０-２５keVで３x１０15ないし４x１０15範囲のS/Dイ
オン注入、８０-９０Å範囲のトンネルオキサイド、及
び１１０-１４０Å範囲のONO厚さ)を有するセルは、パ
ンチスルーを示さない。このレベルのBVdssは、３.５-
４.０Vであるドレインプログラミング電圧を許容し、こ
れは高いプログラミング効率を保障する。
在は、浮遊ゲートとソース/ドレイン接合間のオーバー
ラップをほぼオフセットスペーサ大きさほど減少させ
る。約２５０Åのオキサイドスペーサ厚さ及び０.１μm
であるゲート長さを有した図２の例では、約０.０６μm
の有効チャネル長さが得られる。シミュレーション結
果、４.４-４.５VのBVdssを有し、適合した最適条件の
チャネルドーピングプロファイル(例えば、４.５x１０
13ないし５.５x１０13/cm2範囲のホウ素Vtイオン注入、
２０-２５keVで３x１０15ないし４x１０15範囲のS/Dイ
オン注入、８０-９０Å範囲のトンネルオキサイド、及
び１１０-１４０Å範囲のONO厚さ)を有するセルは、パ
ンチスルーを示さない。このレベルのBVdssは、３.５-
４.０Vであるドレインプログラミング電圧を許容し、こ
れは高いプログラミング効率を保障する。
【００４５】また、オフセットスペーサは、ソース/ド
レインとゲート間オーバーラップ、及びこれによりチャ
ネル長さを調節するために、S/Dイオン注入及び熱活性
化条件が個別的に最適化できる。これは、要求された接
合垂直深さ及び好ましいソース/ドレインレジスタンス
を得ることに付加的な柔軟性を提供する。
レインとゲート間オーバーラップ、及びこれによりチャ
ネル長さを調節するために、S/Dイオン注入及び熱活性
化条件が個別的に最適化できる。これは、要求された接
合垂直深さ及び好ましいソース/ドレインレジスタンス
を得ることに付加的な柔軟性を提供する。
【００４６】他の実施例において、オフセットオキサイ
ド層を蒸着した後に、スペーサオフセットオキサイドエ
ッチング工程が遅延されるか、または完全に除外され
て、蒸着されたオフセットオキサイド層を介して後続の
S/Dイオン注入が行われる。この実施例で、適切な接合
特性を得るために、S/Dイオン注入エネルギー及びドー
ズ量は、以前のプロセシング工程で現れたオフセットス
ペーサとスクリーン(残余)オキサイドとの厚さの和に応
じて適切に調節する必要がある。
ド層を蒸着した後に、スペーサオフセットオキサイドエ
ッチング工程が遅延されるか、または完全に除外され
て、蒸着されたオフセットオキサイド層を介して後続の
S/Dイオン注入が行われる。この実施例で、適切な接合
特性を得るために、S/Dイオン注入エネルギー及びドー
ズ量は、以前のプロセシング工程で現れたオフセットス
ペーサとスクリーン(残余)オキサイドとの厚さの和に応
じて適切に調節する必要がある。
【００４７】また、オフセットスペーサは、他のタイプ
の不揮発性メモリセルを製造することに有用に用いるこ
とができる。例えば、ソースとドレイン接合が非対称で
あるソース側消去、またはネガティブゲート消去の場合
に、オフセットスペーサは、ソース側で共通的に現れる
接合ブレークダウン及びバンドからバンドまでのトンネ
リング問題を改善するために用いられることができる。
バンドからバンドまでのトンネリングは、セル耐久性及
び電荷保全性に悪影響を与え得る。このようなセルにお
いて、ソース領域は、通常DDD接合であり、ドレイン領
域は、通常の特性を有する。ソース領域がDDD接合であ
る故に、その接合は、比較的大きいサイド拡散を有する
深さになり得る。ソース接合の大きいサイド拡散は、ソ
ースと浮遊ゲートとの間の比較的大きいオーバーラップ
を招く。したがって、ゲート長さは、このようなオーバ
ーラップのために、十分に大きく形成されなければなら
ず、これはより大きいセルサイズを招く。
の不揮発性メモリセルを製造することに有用に用いるこ
とができる。例えば、ソースとドレイン接合が非対称で
あるソース側消去、またはネガティブゲート消去の場合
に、オフセットスペーサは、ソース側で共通的に現れる
接合ブレークダウン及びバンドからバンドまでのトンネ
リング問題を改善するために用いられることができる。
バンドからバンドまでのトンネリングは、セル耐久性及
び電荷保全性に悪影響を与え得る。このようなセルにお
いて、ソース領域は、通常DDD接合であり、ドレイン領
域は、通常の特性を有する。ソース領域がDDD接合であ
る故に、その接合は、比較的大きいサイド拡散を有する
深さになり得る。ソース接合の大きいサイド拡散は、ソ
ースと浮遊ゲートとの間の比較的大きいオーバーラップ
を招く。したがって、ゲート長さは、このようなオーバ
ーラップのために、十分に大きく形成されなければなら
ず、これはより大きいセルサイズを招く。
【００４８】図４a及び図４bに示したソース側消去セル
方法の一実施例において、スタックゲートの形成後に、
このスタックゲートの側壁に沿ってオフセットスペーサ
４１０a、４１０bが形成される。次に、マスキング層４
７０を利用して、ソースDDD領域４２０aを形成するため
に、ソースDDDイオン注入４５０が行われる。そうして
から、通常のS/Dイオン注入４６０が行なわれ、ソース
拡散領域４２０b及びドレイン拡散領域４４０を形成す
るために、熱活性化が後に続く。この方式において、各
々のソース領域４２０及びドレイン領域４４０と浮遊ゲ
ートとのオーバーラップは、各オフセットスペーサ４１
０a、４１０bの厚さほど減少され、これにより、セルゲ
ート長さ及び全体的なセルサイズが減少できる。
方法の一実施例において、スタックゲートの形成後に、
このスタックゲートの側壁に沿ってオフセットスペーサ
４１０a、４１０bが形成される。次に、マスキング層４
７０を利用して、ソースDDD領域４２０aを形成するため
に、ソースDDDイオン注入４５０が行われる。そうして
から、通常のS/Dイオン注入４６０が行なわれ、ソース
拡散領域４２０b及びドレイン拡散領域４４０を形成す
るために、熱活性化が後に続く。この方式において、各
々のソース領域４２０及びドレイン領域４４０と浮遊ゲ
ートとのオーバーラップは、各オフセットスペーサ４１
０a、４１０bの厚さほど減少され、これにより、セルゲ
ート長さ及び全体的なセルサイズが減少できる。
【００４９】図４のソース側消去セル方法の他の実施例
(図示せず)では、DDDイオン注入４５０(図４a)後に、オ
フセットスペーサ４１０a、４１０b上にメインスペーサ
が形成され、図４bに示すように、S/Dイオン注入４６０
が後に続く。この実施例は、ソース接合ブレークダウン
を改善するために、DDD領域４２０aの外部エッジと内部
領域４２０bの外部エッジとの間の距離を調節すること
に用いることができるという付加的な長所を有する。S/
Dイオン注入４６０は、二つのイオン注入工程に分離さ
れて、ドレイン領域４４０を形成するのに特別に最適化
された第１S/Dイオン注入、及び内部領域４２０bを形成
するのに特別に最適化された第２S/Dイオン注入が行わ
れる。これは付加的なマスキング及びプロセシング工程
を必要とするが、ソース接合が消去のみでなく他の動作
に対しても完全に独立的に最適化されるようにする。
(図示せず)では、DDDイオン注入４５０(図４a)後に、オ
フセットスペーサ４１０a、４１０b上にメインスペーサ
が形成され、図４bに示すように、S/Dイオン注入４６０
が後に続く。この実施例は、ソース接合ブレークダウン
を改善するために、DDD領域４２０aの外部エッジと内部
領域４２０bの外部エッジとの間の距離を調節すること
に用いることができるという付加的な長所を有する。S/
Dイオン注入４６０は、二つのイオン注入工程に分離さ
れて、ドレイン領域４４０を形成するのに特別に最適化
された第１S/Dイオン注入、及び内部領域４２０bを形成
するのに特別に最適化された第２S/Dイオン注入が行わ
れる。これは付加的なマスキング及びプロセシング工程
を必要とするが、ソース接合が消去のみでなく他の動作
に対しても完全に独立的に最適化されるようにする。
【００５０】図５a及び図５bに示したソース側消去セル
方法の他の実施例において、オフセットスペーサ５１０
a、５１０bは、ソースDDDイオン注入５５０後、S/Dイオ
ン注入５６０前に形成される。この順序は、二つのソー
ス領域５２０a、５２０bの外部エッジ間により広い間隔
を生成する。そして、より広い間隔は、より低いドーピ
ング変化度と、これによりセル消去動作の間に改善され
たソース接合ブレークダウン及びより少ないバンドから
バンドまでのトンネリングを引き起こす。この実施例に
おいて、ソースDDD領域５２０aは、オフセットスペーサ
がない場合に形成されるために、ソースとポリシリコン
スタック間のオーバーラップは、図４の実施例よりより
大きくなり、これにより、より長いチャネル長さを必要
とすることになる。S/Dイオン注入は、ドレイン領域５
４０に対する第１S/Dイオン注入と内部領域５２０bに対
する第２S/Dイオン注入とに分離できる。これは二つの
ソース領域５２０a、５２０bを形成する時により多くの
柔軟性を提供して、ソース及びドレイン領域を個別的に
最適化できるようにする。
方法の他の実施例において、オフセットスペーサ５１０
a、５１０bは、ソースDDDイオン注入５５０後、S/Dイオ
ン注入５６０前に形成される。この順序は、二つのソー
ス領域５２０a、５２０bの外部エッジ間により広い間隔
を生成する。そして、より広い間隔は、より低いドーピ
ング変化度と、これによりセル消去動作の間に改善され
たソース接合ブレークダウン及びより少ないバンドから
バンドまでのトンネリングを引き起こす。この実施例に
おいて、ソースDDD領域５２０aは、オフセットスペーサ
がない場合に形成されるために、ソースとポリシリコン
スタック間のオーバーラップは、図４の実施例よりより
大きくなり、これにより、より長いチャネル長さを必要
とすることになる。S/Dイオン注入は、ドレイン領域５
４０に対する第１S/Dイオン注入と内部領域５２０bに対
する第２S/Dイオン注入とに分離できる。これは二つの
ソース領域５２０a、５２０bを形成する時により多くの
柔軟性を提供して、ソース及びドレイン領域を個別的に
最適化できるようにする。
【００５１】図６に示したまた別の実施例では、必要に
応じて、マスキング層６７０を利用することによって、
単に一つのオフセットスペーサ６１０(ドレイン側また
はソース側の中一つ)のスタックゲートが形成されるこ
とができる。
応じて、マスキング層６７０を利用することによって、
単に一つのオフセットスペーサ６１０(ドレイン側また
はソース側の中一つ)のスタックゲートが形成されるこ
とができる。
【００５２】オフセットスペーサは、また、図７に示す
ように、セルゲート長さを減らすために、スプリットゲ
ートセル構造において有用に用いることができる。スプ
リットゲートセル構造の二つの側壁に沿って高さの差が
存在しても、同じオフセットスペーサ蒸着及びエッチン
グ工程は、類似の厚さを有するオフセットスペーサ７１
０a、７１０bの形成を引き起こす。このように、ソース
７２０と制御ゲート７３０との間のオーバーラップの広
さは、ドレイン７４０と浮遊ゲート７８０との間のオー
バーラップ大きさと類似する。代案的に、必要に応じ
て、マスクを利用して、図５に示すように、単に一つの
オフセットスペーサ(ドレイン側またはソース側の中一
つ)のみ形成することができる。
ように、セルゲート長さを減らすために、スプリットゲ
ートセル構造において有用に用いることができる。スプ
リットゲートセル構造の二つの側壁に沿って高さの差が
存在しても、同じオフセットスペーサ蒸着及びエッチン
グ工程は、類似の厚さを有するオフセットスペーサ７１
０a、７１０bの形成を引き起こす。このように、ソース
７２０と制御ゲート７３０との間のオーバーラップの広
さは、ドレイン７４０と浮遊ゲート７８０との間のオー
バーラップ大きさと類似する。代案的に、必要に応じ
て、マスクを利用して、図５に示すように、単に一つの
オフセットスペーサ(ドレイン側またはソース側の中一
つ)のみ形成することができる。
【００５３】次に、図３aないし図３dは、オフセットス
ペーサが不揮発性メモリセル技術とCMOS工程を統合する
工程でどのように有用に用いられるかを説明することに
用いられる。図３aないし図３dの各々は、アレイセル
(左側構造)、周辺DDD HVトランジスタ(真中の構造)、
及び周辺LDD LVトランジスタ(右側構造)の断面図を示
す。各図における３個の断面図は、アレイセルと周辺ト
ランジスタが与えられた工程段階でどのように影響を受
けているかを示すためのものである。
ペーサが不揮発性メモリセル技術とCMOS工程を統合する
工程でどのように有用に用いられるかを説明することに
用いられる。図３aないし図３dの各々は、アレイセル
(左側構造)、周辺DDD HVトランジスタ(真中の構造)、
及び周辺LDD LVトランジスタ(右側構造)の断面図を示
す。各図における３個の断面図は、アレイセルと周辺ト
ランジスタが与えられた工程段階でどのように影響を受
けているかを示すためのものである。
【００５４】図３aは、全て通常のプロセシング技術に
よって形成された、アレイセルにおけるポリシリコンス
タック、及び周辺HV DDD及びLV LDDトランジスタにお
けるポリシリコンゲートを示している。オフセットスペ
ーサ３１０は、アレイセルのポリシリコンスタックの側
壁、及び周辺DDD及びLDDトランジスタのポリシリコンゲ
ートの側壁に沿って形成される。オフセットスペーサ形
成後に、HV DDD周辺トランジスタに対してDDD接合３２
０a、３４０aを形成するために、DDDイオン注入３５０
が行われる。
よって形成された、アレイセルにおけるポリシリコンス
タック、及び周辺HV DDD及びLV LDDトランジスタにお
けるポリシリコンゲートを示している。オフセットスペ
ーサ３１０は、アレイセルのポリシリコンスタックの側
壁、及び周辺DDD及びLDDトランジスタのポリシリコンゲ
ートの側壁に沿って形成される。オフセットスペーサ形
成後に、HV DDD周辺トランジスタに対してDDD接合３２
０a、３４０aを形成するために、DDDイオン注入３５０
が行われる。
【００５５】次に、図３bに示すように、DDD領域３２０
a、３４０aに対して好ましい熱サイクルを行なった後
に、LV LDD周辺トランジスタに対してLDD領域３２５a、
３２７aを形成するために、LDDイオン注入３５５を行な
う。そうしてから、図３cに示すように、セルソース３
２８及びドレイン３２９領域を形成するために、アレイ
セルに対してソース/ドレイン(S/D)イオン注入３１７が
行われる。
a、３４０aに対して好ましい熱サイクルを行なった後
に、LV LDD周辺トランジスタに対してLDD領域３２５a、
３２７aを形成するために、LDDイオン注入３５５を行な
う。そうしてから、図３cに示すように、セルソース３
２８及びドレイン３２９領域を形成するために、アレイ
セルに対してソース/ドレイン(S/D)イオン注入３１７が
行われる。
【００５６】次に、図３dに示すように、アレイセル及
び周辺DDD及びLDDトランジスタの各々に対してオフセッ
トスペーサ３１０上にメインオキサイドスペーサ３１５
が形成される。セルにおけるメインスペーサは、必ずし
も必要なものではなく、必要に応じてマスキング工程を
利用して除去できる。そうしてから、各々のDDD領域３
２０a、３４０a内で高ドーピング領域３２０b、３４０b
を形成し、各々のLDD領域３２５a、３２７a内に高ドー
ピング領域３２５b、３２７bを形成するために、周辺DD
D及びLDDトランジスタに対してS/Dイオン注入３６０が
行われる。そして、全てのドーピングを活性化するため
に、通常のBPSG(Boron Phosphorous Silicon Glass)熱
サイクルが行われる。
び周辺DDD及びLDDトランジスタの各々に対してオフセッ
トスペーサ３１０上にメインオキサイドスペーサ３１５
が形成される。セルにおけるメインスペーサは、必ずし
も必要なものではなく、必要に応じてマスキング工程を
利用して除去できる。そうしてから、各々のDDD領域３
２０a、３４０a内で高ドーピング領域３２０b、３４０b
を形成し、各々のLDD領域３２５a、３２７a内に高ドー
ピング領域３２５b、３２７bを形成するために、周辺DD
D及びLDDトランジスタに対してS/Dイオン注入３６０が
行われる。そして、全てのドーピングを活性化するため
に、通常のBPSG(Boron Phosphorous Silicon Glass)熱
サイクルが行われる。
【００５７】図３aないし図３dにおいて示された各工程
で、イオン注入されない領域を保護するために、マスキ
ング層を用いることができる。例えば、図３bにおい
て、マスキング層(図示せず)は、メモリセル領域及び周
辺DDDトランジスタ領域をLDDイオン注入３５５から保護
するために用いることができる。
で、イオン注入されない領域を保護するために、マスキ
ング層を用いることができる。例えば、図３bにおい
て、マスキング層(図示せず)は、メモリセル領域及び周
辺DDDトランジスタ領域をLDDイオン注入３５５から保護
するために用いることができる。
【００５８】図３aないし図３dに示した工程段階は、イ
オン注入工程で用いられる不純物によってメモリセル及
び周辺DDD及びLDDトランジスタの中一つのタイプを形成
する。DDD、LDD及びS/Dイオン注入においてN形(及び/ま
たはP形)不純物を使用することによって、NMOS(及び/ま
たはPMOS)LDD及びDDDトランジスタ及びN形(及び/または
P形)メモリセルが形成される。一例として、図３bにお
いて、マスキング層がセル領域、NMOS DDDトランジスタ
領域、PMOS DDDトランジスタ領域及びPMOS LDDトランジ
スタ領域を保護しつつ、NMOS LDDトランジスタ領域にN-
不純物をイオン注入することによって、NMOS LDDトラン
ジスタが形成される。同様に、マスキング層がメモリセ
ル領域、NMOS DDDトランジスタ領域、PMOS DDDトランジ
スタ領域及びNMOS LDDトランジスタ領域を保護しつつ、
PMOS LDDトランジスタ領域にP-不純物をイオン注入する
ことによって、PMOS LDDトランジスタが形成されること
ができる。
オン注入工程で用いられる不純物によってメモリセル及
び周辺DDD及びLDDトランジスタの中一つのタイプを形成
する。DDD、LDD及びS/Dイオン注入においてN形(及び/ま
たはP形)不純物を使用することによって、NMOS(及び/ま
たはPMOS)LDD及びDDDトランジスタ及びN形(及び/または
P形)メモリセルが形成される。一例として、図３bにお
いて、マスキング層がセル領域、NMOS DDDトランジスタ
領域、PMOS DDDトランジスタ領域及びPMOS LDDトランジ
スタ領域を保護しつつ、NMOS LDDトランジスタ領域にN-
不純物をイオン注入することによって、NMOS LDDトラン
ジスタが形成される。同様に、マスキング層がメモリセ
ル領域、NMOS DDDトランジスタ領域、PMOS DDDトランジ
スタ領域及びNMOS LDDトランジスタ領域を保護しつつ、
PMOS LDDトランジスタ領域にP-不純物をイオン注入する
ことによって、PMOS LDDトランジスタが形成されること
ができる。
【００５９】図３aないし図３dに示した工程段階の別の
実施例では、アレイセル及び周辺低電圧及び高電圧トラ
ンジスタに対してS/Dイオン注入を同時に行なう。これ
はマスキング工程の数を一回減らし、メインスペーサ形
成による工程をなくすことができるが、アレイ及び周辺
領域に対して個別的なS/Dイオン注入最適化の柔軟性を
失う短所を有する。また、メインスペーサの消去は、LD
D及びDDD接合がそれに対応するS/D接合に対してより近
接するように形成する。これはより低い接合ブレークダ
ウン電圧を引き起こし得る。
実施例では、アレイセル及び周辺低電圧及び高電圧トラ
ンジスタに対してS/Dイオン注入を同時に行なう。これ
はマスキング工程の数を一回減らし、メインスペーサ形
成による工程をなくすことができるが、アレイ及び周辺
領域に対して個別的なS/Dイオン注入最適化の柔軟性を
失う短所を有する。また、メインスペーサの消去は、LD
D及びDDD接合がそれに対応するS/D接合に対してより近
接するように形成する。これはより低い接合ブレークダ
ウン電圧を引き起こし得る。
【００６０】図３aないし図３dに示した工程段階は、変
形でき、工程/装置の目標に応じてその順序が変更でき
る。本発明の一つの観点では、オフセットスペーサ形成
工程がメインスペーサ形成工程に先行し、DDD及びLDDイ
オン注入工程がS/Dイオン注入工程に先行し、後述する
ように、少なくとも７個の相異なる工程段階の変形が可
能である。
形でき、工程/装置の目標に応じてその順序が変更でき
る。本発明の一つの観点では、オフセットスペーサ形成
工程がメインスペーサ形成工程に先行し、DDD及びLDDイ
オン注入工程がS/Dイオン注入工程に先行し、後述する
ように、少なくとも７個の相異なる工程段階の変形が可
能である。
【００６１】第１変形例では、オフセットスペーサがDD
Dイオン注入前に形成され、DDDイオン注入と後続のLDD
イオン注入との間に、セル、周辺DDD及びLDDトランジス
タ(またはDDD及びLDDトランジスタのみに対して)に対し
てメインスペーサが形成され、セル、DDD及びLDDトラン
ジスタに対するS/Dイオン注入がLDDイオン注入後に行わ
れる(同時にまたは個別的に)。
Dイオン注入前に形成され、DDDイオン注入と後続のLDD
イオン注入との間に、セル、周辺DDD及びLDDトランジス
タ(またはDDD及びLDDトランジスタのみに対して)に対し
てメインスペーサが形成され、セル、DDD及びLDDトラン
ジスタに対するS/Dイオン注入がLDDイオン注入後に行わ
れる(同時にまたは個別的に)。
【００６２】第２変形例では、オフセットスペーサがDD
D及びLDDイオン注入前に形成され、DDD及びLDDイオン注
入工程以後、セル及び周辺トランジスタに対するS/Dイ
オン注入前に、セル、DDD及びLDDトランジスタ(またはL
DD及びDDDトランジスタのみに対して)に対してメインス
ペーサが形成される。S/Dイオン注入は、セルと周辺ト
ランジスタに対して同時にまたは個別的に行なうことが
できる。
D及びLDDイオン注入前に形成され、DDD及びLDDイオン注
入工程以後、セル及び周辺トランジスタに対するS/Dイ
オン注入前に、セル、DDD及びLDDトランジスタ(またはL
DD及びDDDトランジスタのみに対して)に対してメインス
ペーサが形成される。S/Dイオン注入は、セルと周辺ト
ランジスタに対して同時にまたは個別的に行なうことが
できる。
【００６３】第３変形例は、図３a-３dに示した工程段
階に従う。
階に従う。
【００６４】第４変形例では、オフセットスペーサがDD
Dイオン注入と後続のLDDイオン注入との間に形成され、
セル及び周辺トランジスタに対するLDDイオン注入と後
続のS/Dイオン注入との間に、セル、DDD及びLDDトラン
ジスタ(またはLDDトランジスタのみに対して)に対して
メインスペーサが形成される。前の変形例と同様に、S/
Dイオン注入は、セルと周辺トランジスタに対して同時
にまたは個別的に行なうことができる。
Dイオン注入と後続のLDDイオン注入との間に形成され、
セル及び周辺トランジスタに対するLDDイオン注入と後
続のS/Dイオン注入との間に、セル、DDD及びLDDトラン
ジスタ(またはLDDトランジスタのみに対して)に対して
メインスペーサが形成される。前の変形例と同様に、S/
Dイオン注入は、セルと周辺トランジスタに対して同時
にまたは個別的に行なうことができる。
【００６５】第５変形例では、オフセットスペーサは、
DDDイオン注入と後続のLDD及びセルS/Dイオン注入との
間に形成され、LDD及びセルS/Dイオン注入後、周辺S/D
イオン注入前にセル、DDD及びLDDトランジスタに対して
(またはLDDトランジスタのみに対して)メインスペーサ
が形成される。
DDDイオン注入と後続のLDD及びセルS/Dイオン注入との
間に形成され、LDD及びセルS/Dイオン注入後、周辺S/D
イオン注入前にセル、DDD及びLDDトランジスタに対して
(またはLDDトランジスタのみに対して)メインスペーサ
が形成される。
【００６６】第６変形例では、オフセットスペーサは、
DDD及びLDDイオン注入工程以後、セルS/Dイオン注入前
に行ない、セルS/Dイオン注入以後周辺S/Dイオン注入前
に、セル、DDD及びLDDトランジスタに対して(または全
部共に除去された)メインスペーサが形成される。
DDD及びLDDイオン注入工程以後、セルS/Dイオン注入前
に行ない、セルS/Dイオン注入以後周辺S/Dイオン注入前
に、セル、DDD及びLDDトランジスタに対して(または全
部共に除去された)メインスペーサが形成される。
【００６７】第７変形例において、オフセットスペーサ
は、DDD及びLDDイオン注入工程以後セル及び周辺トラン
ジスタに対するS/Dイオン注入前に形成され、セル及び
周辺DDD及びLDDトランジスタに対するS/Dイオン注入が
オフセットスペーサ形成後に同時に行われる。
は、DDD及びLDDイオン注入工程以後セル及び周辺トラン
ジスタに対するS/Dイオン注入前に形成され、セル及び
周辺DDD及びLDDトランジスタに対するS/Dイオン注入が
オフセットスペーサ形成後に同時に行われる。
【００６８】ここで説明した観点で、該技術分野の通常
の知識を有する者により前述したこと以外の工程段階の
変形も可能である。例えば、上記の工程変形例におい
て、セル、LDD及びDDDトランジスタに対するオフセット
スペーサが同時に形成されることができる。トランジス
タに対する細部要件がこれを保障すれば、オフセットス
ペーサは、各アレイセル、LDDトランジスタ及びDDDトラ
ンジスタに対して個別的に形成することができる。しか
し、各付加的なオフセットスペーサは、例えば、スペー
サオキサイド蒸着、セル領域、DDDまたはLDDトランジス
タ領域のみを露出させるためのマスキング工程、及びス
ペーサエッチングのような、プロセシング及び潜在的な
マスキング工程を必要として、これにより工程コストが
増加することになる。
の知識を有する者により前述したこと以外の工程段階の
変形も可能である。例えば、上記の工程変形例におい
て、セル、LDD及びDDDトランジスタに対するオフセット
スペーサが同時に形成されることができる。トランジス
タに対する細部要件がこれを保障すれば、オフセットス
ペーサは、各アレイセル、LDDトランジスタ及びDDDトラ
ンジスタに対して個別的に形成することができる。しか
し、各付加的なオフセットスペーサは、例えば、スペー
サオキサイド蒸着、セル領域、DDDまたはLDDトランジス
タ領域のみを露出させるためのマスキング工程、及びス
ペーサエッチングのような、プロセシング及び潜在的な
マスキング工程を必要として、これにより工程コストが
増加することになる。
【００６９】前述した統合工程のCMOS部分は、DDD及びL
DDトランジスタを含むが、LDD及びDDDタイプトランジス
タの中一つまたは全部を省略するか、または他のタイプ
のMOSトランジスタを含むために、この工程を変形する
ことは、ここで説明した観点で該技術分野の通常の知識
を有するものには容易に理解されるべきである。
DDトランジスタを含むが、LDD及びDDDタイプトランジス
タの中一つまたは全部を省略するか、または他のタイプ
のMOSトランジスタを含むために、この工程を変形する
ことは、ここで説明した観点で該技術分野の通常の知識
を有するものには容易に理解されるべきである。
【００７０】同様に、前述した統合工程のセル部分は、
対称形スタックゲートセルに対応するが、他のタイプの
メモリセルを具現するために、この工程を変形すること
も、ここで述べた説明の観点で該技術分野の通常の知識
を有する者には明らかである。例えば、DDDソース領域
を有した非対称形ソース側消去セルの場合に、図３aに
対応する工程が変形されて、セルのDDDソース領域を形
成するために、DDDイオン注入３５０がセルに提供され
ることができる。代案的に、セル及び周辺DDDトランジ
スタの個別的な最適化を可能にするために、周辺DDDイ
オン注入とは別途に、セルDDDイオン注入が付加的なマ
スキング及びプロセシング工程を利用して工程段階に追
加することができる。前述したこと以外の工程変形及び
変化は、ソース側消去セルまたは他のタイプのセルの具
現が可能となるように同様に修正できる。
対称形スタックゲートセルに対応するが、他のタイプの
メモリセルを具現するために、この工程を変形すること
も、ここで述べた説明の観点で該技術分野の通常の知識
を有する者には明らかである。例えば、DDDソース領域
を有した非対称形ソース側消去セルの場合に、図３aに
対応する工程が変形されて、セルのDDDソース領域を形
成するために、DDDイオン注入３５０がセルに提供され
ることができる。代案的に、セル及び周辺DDDトランジ
スタの個別的な最適化を可能にするために、周辺DDDイ
オン注入とは別途に、セルDDDイオン注入が付加的なマ
スキング及びプロセシング工程を利用して工程段階に追
加することができる。前述したこと以外の工程変形及び
変化は、ソース側消去セルまたは他のタイプのセルの具
現が可能となるように同様に修正できる。
【００７１】前述した工程及び装置構造の実施例及びそ
の変形において、オフセットスペーサは、オキサイドス
ペーサとして述べたが、本発明はこれに限られるもので
はない。オフセットスペーサは、オキシナイトライド
(すなわち、任意の量の窒素が含まれた酸化物)、または
オキサイド-ナイトライド混合物、またはオキサイド-ナ
イトライド-オキサイド混合物に代えることができる。
一実施例において、通常の技術によって、２０-１００
Å範囲の厚さを有するHTO(high temperature oxide)層
をまず形成し、HTO層上に１００-５００Å範囲の厚さを
有したナイトライド層を形成することによって、オフセ
ットオキサイド-ナイトライドスペーサが形成される。
次の工程で、オキサイド-ナイトライドオフセットスペ
ーサを形成するために、オキサイド及びナイトライド層
が全部エッチングされるか、またはメモリセル及び/ま
たは周辺トランジスタの側壁に沿ってオキサイド層上に
ナイトライドスペーサを形成するために、ナイトライド
層のみがエッチングされて、後続のS/Dイオン注入がオ
キサイド層を介して行なわれるようにする。後者の場合
に、適切な接合特性を得るために、S/Dイオン注入エネ
ルギー及びドーズ量は、以前のプロセシング工程で現れ
たオフセットオキサイド層及びスクリーン(残余)オキサ
イド層の厚さの和に応じて適切に調節する必要がある。
の変形において、オフセットスペーサは、オキサイドス
ペーサとして述べたが、本発明はこれに限られるもので
はない。オフセットスペーサは、オキシナイトライド
(すなわち、任意の量の窒素が含まれた酸化物)、または
オキサイド-ナイトライド混合物、またはオキサイド-ナ
イトライド-オキサイド混合物に代えることができる。
一実施例において、通常の技術によって、２０-１００
Å範囲の厚さを有するHTO(high temperature oxide)層
をまず形成し、HTO層上に１００-５００Å範囲の厚さを
有したナイトライド層を形成することによって、オフセ
ットオキサイド-ナイトライドスペーサが形成される。
次の工程で、オキサイド-ナイトライドオフセットスペ
ーサを形成するために、オキサイド及びナイトライド層
が全部エッチングされるか、またはメモリセル及び/ま
たは周辺トランジスタの側壁に沿ってオキサイド層上に
ナイトライドスペーサを形成するために、ナイトライド
層のみがエッチングされて、後続のS/Dイオン注入がオ
キサイド層を介して行なわれるようにする。後者の場合
に、適切な接合特性を得るために、S/Dイオン注入エネ
ルギー及びドーズ量は、以前のプロセシング工程で現れ
たオフセットオキサイド層及びスクリーン(残余)オキサ
イド層の厚さの和に応じて適切に調節する必要がある。
【００７２】メモリセルに対して、オフセットオキサイ
ド-ナイトライドスペーサの長所は、オキサイド層はよ
り良い電荷保存性を保障することができ、ナイトライド
層は、本来のスペーサ及びSAC(self-aligned contact)
エッチングのような後続のエッチング工程でポリシリコ
ンゲートスタックプロテクターとして作用するというこ
とである。
ド-ナイトライドスペーサの長所は、オキサイド層はよ
り良い電荷保存性を保障することができ、ナイトライド
層は、本来のスペーサ及びSAC(self-aligned contact)
エッチングのような後続のエッチング工程でポリシリコ
ンゲートスタックプロテクターとして作用するというこ
とである。
【００７３】前述した各実施例において、種々のタイプ
の不純物を各イオン注入工程で用いることができる。一
例として、NMOSトランジスタ及びN形メモリセルを形成
する時に、LDD及びDDDイオン注入間に用いられるN-不純
物は、リン(phosphorous)であリ得るし、S/Dイオン注入
の間に用いられるN+不純物は、砒素(arsenic)であり得
るし、PMOSトランジスタ及びP形メモリセルを形成する
時に、LDD及びDDDイオン注入の間に用いられるP-不純物
は、ホウ素(boron)であり得るし、S/Dイオン注入の間に
用いられるP+不純物は、より大きい原子量のホウ素原子
BF2であり得る。
の不純物を各イオン注入工程で用いることができる。一
例として、NMOSトランジスタ及びN形メモリセルを形成
する時に、LDD及びDDDイオン注入間に用いられるN-不純
物は、リン(phosphorous)であリ得るし、S/Dイオン注入
の間に用いられるN+不純物は、砒素(arsenic)であり得
るし、PMOSトランジスタ及びP形メモリセルを形成する
時に、LDD及びDDDイオン注入の間に用いられるP-不純物
は、ホウ素(boron)であり得るし、S/Dイオン注入の間に
用いられるP+不純物は、より大きい原子量のホウ素原子
BF2であり得る。
【００７４】この形態において、LDD及びDDD領域の高ド
ーピング内部領域は、ゲート電極または浮遊ゲートとオ
ーバーラップされないことと見えるが、本発明はこれに
制限されない。オフセットとメインプロセッサの厚さ及
びイオン注入工程後の熱サイクルに応じて、内部領域が
ゲート電極または浮遊ゲートにオーバーラップされる
か、オーバーラップされない。
ーピング内部領域は、ゲート電極または浮遊ゲートとオ
ーバーラップされないことと見えるが、本発明はこれに
制限されない。オフセットとメインプロセッサの厚さ及
びイオン注入工程後の熱サイクルに応じて、内部領域が
ゲート電極または浮遊ゲートにオーバーラップされる
か、オーバーラップされない。
【００７５】オーバーラップ(例えば、ゲートとS/D間
の)の大きさとオフセットスペーサ厚さ間の前述した反
比例関係は、工程パラメーター及び目標に応じて線形的
あり得るし、そうでないこともあり得る。同様に、各々
のLDD及びDDD領域の外部エッジとそれに対応する内部領
域の外部エッジ間の距離は、オフセットまたはメインス
ペーサの厚さに応じて線形的に変わるか、またはそうで
ないこともあり得る。
の)の大きさとオフセットスペーサ厚さ間の前述した反
比例関係は、工程パラメーター及び目標に応じて線形的
あり得るし、そうでないこともあり得る。同様に、各々
のLDD及びDDD領域の外部エッジとそれに対応する内部領
域の外部エッジ間の距離は、オフセットまたはメインス
ペーサの厚さに応じて線形的に変わるか、またはそうで
ないこともあり得る。
【００７６】
【発明の効果】上述したようになされる本発明によれ
ば、チャネル長さの劇的なスケーリングのための手段が
提供されて、強力なプログラム/消去効率性及び読み出
し速度を示し、低い動作電圧を可能にする、非常に小さ
いゲート形状及び全体サイズを有した高性能のMOSトラ
ンジスタ及びメモリセル構造が製造できる。
ば、チャネル長さの劇的なスケーリングのための手段が
提供されて、強力なプログラム/消去効率性及び読み出
し速度を示し、低い動作電圧を可能にする、非常に小さ
いゲート形状及び全体サイズを有した高性能のMOSトラ
ンジスタ及びメモリセル構造が製造できる。
【００７７】上記の詳細な説明は、制限的というよりは
例示的である。例えば、提示した厚さ、ドーピング濃度
及びエネルギーのような上記の工程パラメーターは、単
に例示であるだけである。したがって、本発明の範囲
は、本実施例に限られるものではない。本発明の趣旨か
ら逸脱しない範囲内で多様に変更実施することが可能で
ある。
例示的である。例えば、提示した厚さ、ドーピング濃度
及びエネルギーのような上記の工程パラメーターは、単
に例示であるだけである。したがって、本発明の範囲
は、本実施例に限られるものではない。本発明の趣旨か
ら逸脱しない範囲内で多様に変更実施することが可能で
ある。
【図１aないし図１g】 本発明の一実施例に係る各プロ
セシング工程におけるMOSトランジスタの断面図であ
る。
セシング工程におけるMOSトランジスタの断面図であ
る。
【図２aないし図２d】 本発明の一実施に係る各プロセ
シング工程におけるチャネル消去不揮発性メモリセルの
断面図である。
シング工程におけるチャネル消去不揮発性メモリセルの
断面図である。
【図３aないし図３d】 本発明の一実施例に係る各プロ
セシング工程におけるメモリセル、低電圧周辺LDDトラ
ンジスタ及び高電圧周辺DDDトランジスタの断面図であ
る。
セシング工程におけるメモリセル、低電圧周辺LDDトラ
ンジスタ及び高電圧周辺DDDトランジスタの断面図であ
る。
【図４a及び図４b】 本発明の他の実施例に係る各プロ
セシング工程におけるソース側消去不揮発性メモリセル
の断面図である。
セシング工程におけるソース側消去不揮発性メモリセル
の断面図である。
【図５a及び図５b】 本発明のまた別の実施例に係る各
工程におけるソース側消去不揮発性メモリセルの断面図
である。
工程におけるソース側消去不揮発性メモリセルの断面図
である。
【図６】 本発明の他の実施例に係るプロセシング工程
における不揮発性メモリの断面図である。
における不揮発性メモリの断面図である。
【図７】 本発明の他の実施例に係るプロセシング工程
におけるスプリットゲート不揮発性メモリセルの断面図
である。
におけるスプリットゲート不揮発性メモリセルの断面図
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３０１Ｌ 27/10 ４８１ 27/115 29/78 29/788 29/792 (72)発明者 シィンヤ アーサー ワン アメリカ合衆国 95119 カリフォルニア 州 サンホゼ クレスタビスタウェー 295 (72)発明者 カイ−チョン シュー アメリカ合衆国 95135 カリフォルニア 州 サンホゼ ジャスミンサークル 3661 Ｆターム(参考） 5F048 AA05 AB01 AC01 AC03 BC03 BC06 BC07 DA24 DA25 DA30 5F083 EP02 EP23 EP24 EP55 EP56 EP62 EP63 EP67 EP68 ER22 ER30 GA27 GA28 JA04 PR42 PR52 ZA05 ZA06 ZA08 5F101 BA29 BA36 BB04 BB05 BD05 BD06 BD07 BD27 BE07 BH21 5F140 AA18 AA25 AA40 AB01 AB03 AC32 BF01 BF04 BG09 BG11 BG12 BG14 BG52 BG53 BH15 BH17 BH21 BH30 BK02 BK13
Claims (68)
- 【請求項１】 不揮発性メモリセルを形成する方法にお
いて、 半導体基板領域上に該半導体基板領域から絶縁される第
１ポリシリコン層を形成する工程と、 前記第１ポリシリコン層上に前記第１ポリシリコン層か
ら絶縁される第２ポリシリコン層を形成する工程と、 前記第１及び第２ポリシリコン層の少なくとも一つの側
壁に沿ってオフセットスペーサを形成する工程と、 前記第１ポリシリコン層とソース及びドレイン領域の中
一つの間のオーバーラップの広さが前記オフセットスペ
ーサの厚さによって決定されるように、前記オフセット
スペーサを形成した後に、前記基板領域にソース及びド
レイン領域の中少なくとも一つを形成する工程とを含む
ことを特徴とする方法。 - 【請求項２】 前記第１及び第２ポリシリコン層は、ポ
リシリコンスタックを形成し、オフセットスペーサは、
前記ポリシリコンスタックの側壁に沿って形成され、ソ
ース及びドレイン領域は、前記オフセットスペーサを形
成した後に形成されて、前記ポリシリコンスタックと前
記ソース及びドレイン領域間の大きさは、前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
１に記載の方法。 - 【請求項３】 前記不揮発性メモリセルは、スプリット
(split)ゲートセルであることを特徴とする請求項１に
記載の方法。 - 【請求項４】 前記第１及び第２ポリシリコン層は、ポ
リシリコンスタックを形成し、前記オフセットスペーサ
は、前記ポリシリコンスタックの側壁に沿って形成さ
れ、前記ソース及びドレイン領域の中少なくとも一つを
形成する工程は、DDDソース領域を形成するために、DDD
イオン注入を行なう工程をさらに含むことを特徴とする
請求項１に記載の方法。 - 【請求項５】 ドレイン領域、及び前記DDDソース領域
内に前記DDD及びLDD領域のような導電形を有し、相対的
に高いドーピング領域を形成するために、ソース/ドレ
イン(S/D)イオン注入を行なう工程をさらに含んで、 ここで、前記第１及び第２ポリシリコン層スタックと、
各々のDDDソース領域、前記DDDソース領域内の前記高ド
ーピング領域、及び前記ドレイン領域間のオーバーラッ
プの広さは、前記オフセットスペーサの厚さに反比例す
ることを特徴とする請求項４に記載の方法。 - 【請求項６】 前記オフセットスペーサを形成する前
に、DDDソース領域を形成するために、DDDイオン注入を
行なう工程をさらに含むことを特徴とする請求項１に記
載の方法。 - 【請求項７】 前記第１及び第２ポリシリコン層は、ポ
リシリコンスタックを形成し、 前記オフセットスペーサ形成工程は、前記第１及び第２
ポリシリコン層スタックの側壁に沿ってオフセットスペ
ーサを形成する工程をさらに含んで、 前記ソース及びドレイン領域の中少なくとも一つを形成
する工程は、ドレイン領域、及び前記DDDソース領域内
に前記DDD及びLDD領域のような導電形を有し、相対的に
高いドーピング領域を形成するために、ソース/ドレイ
ン(S/D)イオン注入を行なう工程をさらに含んで、 ここで、前記第１及び第２ポリシリコン層スタックと、
各ドレイン領域及び前記DDDソース領域内の前記高ドー
ピング領域間のオーバーラップの広さは、前記オフセッ
トスペーサの厚さに反比例し、前記DDDソース領域の外
部エッジと前記DDDソース領域内の高ドーピング領域間
の距離は、前記オフセットスペーサの厚さに正比例する
ことを特徴とする請求項６に記載の方法。 - 【請求項８】 前記DDDイオン注入には、N-形不純物が
用いられ、前記S/Dイオン注入には、N+形不純物が用い
られることを特徴とする請求項７に記載の方法。 - 【請求項９】 前記DDDイオン注入には、P-形不純物が
用いられ、前記S/Dイオン注入には、P+形不純物が用い
られることを特徴とする請求項７に記載の方法。 - 【請求項１０】 前記オフセットスペーサは、オキサイ
ドまたはオキシナイトライドからなることを特徴とする
請求項１に記載の方法。 - 【請求項１１】 前記第１及び第２ポリシリコン層は、
ポリシリコンスタックを形成し、 前記オフセットスペーサ形成工程は、その側壁を含む前
記ポリシリコンスタック上と前記基板領域上に絶縁物質
層を形成する工程をさらに含んで、 前記少なくとも一つのソース及びドレイン領域形成工程
は、前記ソース及びドレイン領域を形成するために、前
記絶縁層を介して不純物をイオン注入する工程をさらに
含むことを特徴とする請求項１に記載の方法。 - 【請求項１２】 前記第１及び第２ポリシリコン層は、
ポリシリコンスタックを形成し、 前記オフセットスペーサ形成工程は、 前記ポリシリコンスタック及び前記基板領域の露出され
た領域上に第１絶縁物質層を形成する工程と、 前記第１絶縁物質層上に前記第１絶縁物質層とは相異な
る第２絶縁物質層を形成する工程と、 前記ポリシリコンスタックの側壁に沿ってオフセットス
ペーサを形成するために、少なくとも第２絶縁物質層を
エッチングする工程とをさらに含むことを特徴とする請
求項１に記載の方法。 - 【請求項１３】 前記第１絶縁物質層は、オキサイドで
あって、前記第２絶縁物質層は、ナイトライドであり、
前記エッチング工程は、前記ポリシリコンスタックの側
壁に沿ってオキサイド-ナイトライドオフセットスペー
サのみ残るように、前記第１及び第２絶縁物質層をエッ
チングする工程をさらに含むことを特徴とする請求項１
２に記載の方法。 - 【請求項１４】 前記第１絶縁物質層は、オキサイドで
あって、前記第２絶縁物質層は、ナイトライドであり、
前記エッチング工程は、前記ポリシリコンスタックの側
壁に沿ってオキサイド-ナイトライドオフセットスペー
サが形成され、その他の全領域から前記ナイトライドの
み除去されるように、前記ナイトライド層のみをエッチ
ングする工程をさらに含むことを特徴とする請求項１２
に記載の方法。 - 【請求項１５】 前記ナイトライド層エッチング工程後
に、前記ソース及びドレイン領域の中少なくとも一つを
形成するために、前記オキサイド層を介して不純物をイ
オン注入する工程をさらに含むことを特徴とする請求項
１４に記載の方法。 - 【請求項１６】 オフセットスペーサが厚いほど前記ポ
リシリコン層と前記ソース及びドレイン領域の中少なく
とも一つの間のオーバーラップは小さくなることを特徴
とする請求項１に記載の方法。 - 【請求項１７】 不揮発性メモリセル及びトランジスタ
を形成する方法において、 半導体基板領域上に該半導体基板領域から絶縁される第
１ポリシリコン層、及び前記第１ポリシリコン層上に前
記第１ポリシリコン層から絶縁される第２ポリシリコン
層を積層してメモリセルのポリシリコンスタックを形成
する工程と、 半導体領域上に前記半導体領域から絶縁される第１及び
第２トランジスタの各々に対してゲート電極を形成する
工程と、 前記第１及び第２トランジスタのゲート電極及び前記ポ
リシリコンスタックに沿ってオフセットスペーサを形成
する工程と、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域間のオーバーラップの広さ、及び前記第１及び第
２トランジスタのゲート電極とそれに対応するソース及
びドレイン領域間のオーバーラップの広さが前記オフセ
ットスペーサの厚さにより決定されるように、前記オフ
セットスペーサを形成した後に、前記各メモリセル及び
第１及び第２トランジスタに対してソース及びドレイン
領域を形成する工程とを含むことを特徴とする方法。 - 【請求項１８】 前記ソース及びドレイン形成工程は、
前記各メモリセル及び第１及び第２トランジスタのソー
ス及びドレイン領域を同時に形成するために、ソース/
ドレイン(S/D)イオン注入を行なう工程をさらに含むこ
とを特徴とする請求項１７に記載の方法。 - 【請求項１９】 前記第１及び第２トランジスタのゲー
ト電極は、前記第２ポリシリコン層と同時に形成される
ことを特徴とする請求項１７に記載の方法。 - 【請求項２０】 前記第１トランジスタに対してDDDソ
ース及びDDDドレイン領域を形成するために、DDDイオン
注入を行なう工程と、 前記第２トランジスタに対してLDDソース及びLDDドレイ
ン領域を形成するために、LDDイオン注入を行なう工程
とをさらに含むことを特徴とする請求項１７に記載の方
法。 - 【請求項２１】 前記LDDイオン注入は、前記DDDイオン
注入後に行ない、 前記DDDイオン注入の後前記LDDイオン注入前に、少なく
とも前記第１トランジスタのオフセットスペーサに隣接
してメインスペーサを形成する工程とをさらに含むこと
を特徴とする請求項２０に記載の方法。 - 【請求項２２】 前記LDDイオン注入後に、(a)セルソー
ス及びセルドレイン領域及び(b)全DDD及びLDD領域内
に、前記DDD及びLDD領域のような導電形を有し、相対的
に濃度の高い高ドーピング領域の中少なくとも一つを形
成するために、ソース/ドレイン(S/D)イオン注入を行な
う工程をさらに含むことを特徴とする請求項２１に記載
の方法。 - 【請求項２３】 前記第１トランジスタのゲート電極と
前記各々のDDDソース及びDDDドレイン領域間のオーバー
ラップの広さは、前記オフセットスペーサの厚さに反比
例し、 前記第２トランジスタのゲート電極と前記各々のLDDソ
ース及びLDDドレイン領域間のオーバーラップの広さ
は、前記オフセット及びメインスペーサの厚さの和、ま
たは単に前記オフセットスペーサの厚さに反比例し、 前記各々のDDDソース及びDDDドレイン領域の外部エッジ
と前記各々のDDDソース及びDDDドレイン領域内の高ドー
ピング領域の外部エッジ間の距離は、前記メインスペー
サの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域間のオーバーラップの広さは、前記オフセット及
びメインスペーサの厚さの和、または単に前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
２２に記載の方法。 - 【請求項２４】 前記S/Dイオン注入がセルDDDソース領
域内に高ドーピング領域を形成するように、前記DDDイ
オン注入の間にセルDDDソース領域を形成する工程をさ
らに含むことを特徴とする請求項２２に記載の方法。 - 【請求項２５】 前記DDDイオン注入及び前記LDDイオン
注入後に、少なくとも第１及び第２トランジスタの前記
オフセットスペーサに隣接してメインスペーサを形成す
る工程をさらに含むことを特徴とする請求項２０に記載
の方法。 - 【請求項２６】 前記メインスペーサ形成工程後に、
(a)セルソース及びセルドレイン領域及び(b)前記全DDD
及びLDD領域内に、前記DDD及びLDD領域のような導電形
を有し、相対的に濃度の高い高ドーピング領域の中少な
くとも一つを形成するために、ソース/ドレイン(S/D)イ
オン注入を行なう工程をさらに含むことを特徴とする請
求項２５に記載の方法。 - 【請求項２７】 前記第１トランジスタのゲート電極と
前記各々のDDDソース及びDDDドレイン領域間のオーバー
ラップの広さ、及び前記第２トランジスタのゲート電極
と前記各々のLDDソース及びLDDドレイン領域間のオーバ
ーラップの広さは、前記オフセットスペーサの厚さに反
比例し、 前記各々のDDDソース及びDDDドレイン領域の外部エッジ
と前記各々のDDDソース及びDDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記メインス
ペーサの厚さに正比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間距離は前記メインスペー
サの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域間のオーバーラップの広さは、前記オフセット及
びメインスペーサの厚さの和または単に前記オフセット
スペーサの厚さに反比例することを特徴とする請求項２
６に記載の方法。 - 【請求項２８】 前記S/Dイオン注入がセルDDDソース領
域内に高ドーピング領域を形成するように、前記DDDイ
オン注入の間にセルDDDソース領域を形成する工程をさ
らに含むことを特徴とする請求項２６に記載の方法。 - 【請求項２９】 前記セルソース及びドレイン領域を形
成するために、セルソース/ドレイン(S/D)イオン注入を
行なう工程と、 前記セルS/Dイオン注入、前記LDDイオン注入及び前記DD
Dイオン注入後に、前記DDD及びLDD領域内に高ドーピン
グ領域を形成するために、トランジスタS/Dイオン注入
を形成する工程とをさらに含むことを特徴とする請求項
２０に記載の方法。 - 【請求項３０】 前記セルS/Dイオン注入、前記LDDイオ
ン注入及び前記DDDイオン注入の後に、前記トランジス
タS/Dイオン注入前に、少なくとも第１及び第２トラン
ジスタの前記オフセットスペーサに隣接してメインスペ
ーサを形成する工程をさらに含んで、 ここで、前記DDD及びLDD領域内の前記高ドーピング領域
は、前記DDD及びLDD領域と同じ導電形からなり、前記DD
D及びLDD領域より大きいドーピング濃度を有することを
特徴とする請求項２９に記載の方法。 - 【請求項３１】 前記第１トランジスタのゲート電極と
前記各々のDDDソース及びDDDドレイン領域間のオーバー
ラップの広さ、及び前記第２トランジスタのゲート電極
と前記各々のLDDソース及びLDDドレイン領域間のオーバ
ーラップの広さは、前記オフセットスペーサの厚さに反
比例し、 前記各々のDDDソース及びDDDドレイン領域の外部エッジ
と前記各々のDDDソース及びDDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記メインス
ペーサの厚さに正比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記メインス
ペーサの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域との間のオーバーラップの広さは、前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
３０に記載の方法。 - 【請求項３２】 前記セルS/Dイオン注入がセルDDDソー
ス領域内に高ドーピング領域を形成するように、前記DD
Dイオン注入の間にセルDDDソース領域を形成する工程を
さらに含むことを特徴とする請求項３０に記載の方法。 - 【請求項３３】 前記DDDイオン注入及び前記LDDイオン
注入には、N-形不純物が用いられ、前記セルS/Dイオン
注入及び前記トランジスタS/Dイオン注入には、N+形不
純物が用いられることを特徴とする請求項３０に記載の
方法。 - 【請求項３４】 前記DDDイオン注入及び前記LDDイオン
注入には、P-形不純物が用いられ、前記セルS/Dイオン
注入及び前記トランジスタS/Dイオン注入には、P+形不
純物が用いられることを特徴とする請求項３０に記載の
方法。 - 【請求項３５】 前記オフセットスペーサ形成工程は、
前記DDDイオン注入の後前記LDDイオン注入前に行なわれ
ることを特徴とする請求項２０に記載の方法。 - 【請求項３６】 前記LDDイオン注入後に、少なくとも
前記第２トランジスタのオフセットスペーサに隣接して
メインスペーサを形成する工程をさらに含むことを特徴
とする請求項３５に記載の方法。 - 【請求項３７】 前記メインスペーサ形成工程後に、
(a)セルソース及びセルドレイン領域及び(b)前記全DDD
及びLDD領域内に、前記DDD及びLDD領域のような導電形
を有し、相対的に濃度の高い高ドーピング領域の中少な
くとも一つを形成するために、ソース/ドレイン(S/D)イ
オン注入を行なう工程をさらに含むことを特徴とする請
求項３６に記載の方法。 - 【請求項３８】 前記各々のDDDソース及びDDDドレイン
領域の外部エッジと前記各々のDDDソース及びDDDドレイ
ン領域内の高ドーピング領域の外部エッジとの間の距離
は、前記オフセット及びメインスペーサの厚さの和、ま
たは単に前記オフセットスペーサの厚さに正比例し、 前記第２トランジスタのゲート電極と前記各々のLDDソ
ース及びLDDドレイン領域間のオーバーラップの広さ
は、前記オフセットスペーサの厚さに反比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記オフセッ
トスペーサの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域との間のオーバーラップの広さは、前記オフセッ
ト及びメインスペーサの厚さの和、または単に前記オフ
セットスペーサの厚さに反比例することを特徴とする請
求項３７に記載の方法。 - 【請求項３９】 前記S/Dイオン注入が、セルDDDソース
領域内に高ドーピング領域を形成するように、前記DDD
イオン注入の間にセルDDDソースを形成する工程をさら
に含むことを特徴とする請求項３７に記載の方法。 - 【請求項４０】 前記セルソース及びドレイン領域を形
成するために、セルソース/ドレイン(S/D)イオン注入を
行なう工程と、 前記セルS/Dイオン注入後に、前記全DDD及びLDD領域内
に高ドーピング領域を形成するために、トランジスタS/
Dイオン注入を行なう工程とをさらに含むことを特徴と
する請求項３５に記載の方法。 - 【請求項４１】 前記セルS/Dイオン注入の後、前記ト
ランジスタS/Dイオン注入前に、少なくとも前記第２ト
ランジスタのオフセットスペーサに隣接してメインスペ
ーサを形成する工程をさらに含んで、 ここで、前記全DDD及びLDD領域内の高ドーピング領域
は、前記DDD及びLDD領域と同じ導電形からなり、前記DD
D及びLDD領域より大きいドーピング濃度を有することを
特徴とする請求項４０に記載の方法。 - 【請求項４２】 前記各々のDDDソース及びDDDドレイン
領域の外部エッジと前記各々のDDDソース及びDDDドレイ
ン領域内の高ドーピング領域の外部エッジとの間の距離
は、前記オフセット及びメインスペーサの厚さの和、ま
たは単に前記オフセットスペーサの厚さに正比例し、 前記第２トランジスタのゲート電極と前記各々のLDDソ
ース及びLDDドレイン領域との間のオーバーラップの広
さは、前記オフセットスペーサの厚さに反比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記オフセッ
トスペーサの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域との間のオーバーラップの広さは、前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
４１に記載の方法。 - 【請求項４３】 前記セルS/Dイオン注入が、セルDDDソ
ース領域内に高ドーピング領域を形成するように、前記
DDDイオン注入の間にセルDDDソース領域を形成する工程
をさらに含むことを特徴とする請求項４１に記載の方
法。 - 【請求項４４】 前記オフセットスペーサ形成工程は、
前記DDDイオン注入及び前記LDDイオン注入後に行なわれ
ることを特徴とする請求項 ２０ に記載の方法。 - 【請求項４５】 セルソース及びドレイン領域を形成す
るために、セルソース/ドレイン(S/D)イオン注入を行な
う工程と、 前記セルS/Dイオン注入後に、前記全DDD及びLDD領域内
に高ドーピング領域を形成するために、トランジスタS/
Dイオン注入を行なう工程とをさらに含むことを特徴と
する請求項４４に記載の方法。 - 【請求項４６】 前記セルS/Dイオン注入の後、前記ト
ランジスタS/Dイオン注入前に、少なくとも前記第２ト
ランジスタのオフセットスペーサに隣接してメインスペ
ーサを形成する工程をさらに含んで、 ここで、前記DDD及びLDD領域内の高ドーピング領域は、
前記DDD及びLDD領域と同じ導電形からなり、前記DDD及
びLDD領域より大きいドーピング領域を有することを特
徴とする請求項４５に記載の方法。 - 【請求項４７】 前記各々のDDDソース及びDDDドレイン
領域の外部エッジと前記各々のDDDソース及びDDDドレイ
ン領域内の高ドーピング領域の外部エッジとの間の距離
は、前記オフセット及びメインスペーサの厚さの和、ま
たは単に前記オフセットスペーサの厚さに正比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記オフセッ
ト及びメインスペーサの厚さの和、または単に前記オフ
セットスペーサの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域との間のオーバーラップの広さは、前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
４６に記載の方法。 - 【請求項４８】 前記S/Dイオン注入が、セルDDDソース
領域内に高ドーピング領域を形成するように、前記DDD
イオン注入の間にセルDDDソースを形成する工程をさら
に含むことを特徴とする請求項４６に記載の方法。 - 【請求項４９】 前記オフセットスペーサ形成工程後
に、(a)セルソース及びセルドレイン領域及び(b)前記全
DDD及びLDD領域内に、前記DDD及びLDD領域のような導電
形を有し、相対的に濃度の高い高ドーピング領域の中少
なくとも一つを形成するために、ソース/ドレイン(S/D)
イオン注入を行なう工程をさらに含むことを特徴とする
請求項４４に記載の方法。 - 【請求項５０】 前記各々のDDDソース及びDDDドレイン
領域の外部エッジと前記各々のDDDソース及びDDDドレイ
ン領域内の高ドーピング領域の外部エッジとの間の距離
は、前記オフセットスペーサの厚さに正比例し、 前記各々のLDDソース及びLDDドレイン領域の外部エッジ
と前記各々のLDDソース及びLDDドレイン領域内の高ドー
ピング領域の外部エッジとの間の距離は、前記オフセッ
トスペーサの厚さに正比例し、 前記ポリシリコンスタックと前記セルソース及びドレイ
ン領域との間のオーバーラップの広さは、前記オフセッ
トスペーサの厚さに反比例することを特徴とする請求項
４９に記載の方法。 - 【請求項５１】 前記S/Dイオン注入が、セルDDDソース
領域内に高ドーピング領域を形成するように、前記DDD
イオン注入の間にセルDDDソースを形成する工程をさら
に含むことを特徴とする請求項４９に記載の方法。 - 【請求項５２】 前記オフセットスペーサは、オキサイ
ドまたはオキシナイトライドからなることを特徴とする
請求項１７に記載の方法。 - 【請求項５３】 前記オフセットスペーサ形成工程は、
その側壁を含む前記ポリシリコンスタック、その側壁を
含む前記第１及び第２トランジスタのゲート電極、及び
露出された基板領域上に第１絶縁物質層を形成する工程
をさらに含んで、 前記少なくとも一つのソース及びドレイン領域形成工程
は、前記メモリセル及び前記第１及び第２トランジスタ
に対して前記ソース及びドレイン領域を形成するため
に、前記絶縁層を介して不純物をイオン注入する工程を
さらに含むことを特徴とする請求項 １７ に記載の方
法。 - 【請求項５４】 前記オフセットスペーサ形成工程は、 前記ポリシリコンスタック、前記第１及び第２トランジ
スタのゲート電極、及び露出された半導体基板領域上に
第１絶縁物質層を形成する工程と、 前記第１絶縁物質層上に前記第１絶縁物質層と相異なる
第２絶縁 物質層を形成する工程と、 前記ポリシリコンスタック及び前記第１及び第２トラン
ジスタのゲート電極の側壁に沿ってオフセットスペーサ
を形成するために、少なくとも前記第２絶縁物質層をエ
ッチングする工程とをさらに含むことを特徴とする請求
項１７に記載の方法。 - 【請求項５５】 前記第１絶縁物質層は、オキサイドで
あって、前記第２絶縁物質層は、ナイトライドであり、
前記エッチング工程は、前記ポリシリコンスタックの側
壁に沿ってオキサイド-ナイトライドオフセットスペー
サのみ残るように、前記第１及び第２絶縁物質層をエッ
チングする工程をさらに含むことを特徴とする請求項５
４に記載の方法。 - 【請求項５６】 前記第１絶縁物質層は、オキサイドで
あって、前記第２絶縁物質層は、ナイトライドであり、
前記エッチング工程は、前記ポリシリコンスタック及び
ゲート電極の側壁に沿ってオキサイド-ナイトライドオ
フセットスペーサが形成され、その他に全領域からナイ
トライドのみが除去されるように、前記ナイトライド層
のみをエッチングする工程をさらに含むことを特徴とす
る請求項５４に記載の方法。 - 【請求項５７】 前記ナイトライド層のエッチング工程
後に、前記各メモリセル及び第１及び第２トランジスタ
の前記ソース及びドレイン領域を形成するために、前記
オキサイド層を介して不純物をイオン注入する工程をさ
らに含むことを特徴とする請求項５６に記載の方法。 - 【請求項５８】 オフセットスペーサが厚いほど前記ポ
リシリコンスタックと前記セルソース及びドレイン領域
間のオーバーラップがさらに小さくなり、各第１及び第
２トランジスタのゲート電極とそれに対応するソース及
びドレイン領域間のオーバーラップがさらに小さくなる
ことを特徴とする請求項１７に記載の方法。 - 【請求項５９】 不揮発性メモリセルにおいて、 半導体基板領域から絶縁され、その上に形成された第１
ポリシリコン層と、 前記第１ポリシリコンから絶縁され、その上に形成され
た第２ポリシリコン層と、 前記第１及び第２ポリシリコン層の少なくとも一つの側
壁に沿って形成されたオフセットスペーサと、 前記基板領域内に形成され、少なくともその中いずれか
一つと前記第１ポリシリコン層間のオーバーラップの広
さが前記オフセットスペーサの厚さに依存するソース及
びドレイン領域を含むことを特徴とするメモリセル。 - 【請求項６０】 前記第１及び第２ポリシリコン層は、
ポリシリコンスタックを形成し、前記メモリセルは、前
記ポリシリコンスタックの側壁に沿って形成されたオフ
セットスペーサをさらに含んで、前記ポリシリコンスタ
ックと前記各々のソース及びドレイン領域間のオーバー
ラップの広さは、前記オフセットスペーサの厚さに反比
例することを特徴とする請求項５９に記載のメモリセ
ル。 - 【請求項６１】 前記不揮発性メモリセルは、スプリッ
トゲートセルであることを特徴とする請求項５９に記載
のメモリセル。 - 【請求項６２】 前記第１及び第２ポリシリコン層は、
ポリシリコンスタックを形成し、前記メモリセルは、前
記ポリシリコンスタックの側壁に沿って形成されたオフ
セットスペーサをさらに含んで、前記ソース及びドレイ
ン領域の中少なくとも一つはDDDソース領域であって、
前記DDDソース領域は、高ドーピング領域を含んで、前
記高ドーピング領域は、前記DDDソース領域と同じ導電
形からなり、前記DDDソース領域より大きいドーピング
濃度を有することを特徴とする請求項５９に記載のメモ
リセル。 - 【請求項６３】 前記ポリシリコンスタックと、前記各
々のDDDソース領域、前記DDDソース領域内の高ドーピン
グ領域、及びドレイン領域間のオーバーラップの広さ
は、前記オフセットスペーサの厚さに反比例することを
特徴とする請求項６２に記載のメモリセル。 - 【請求項６４】 前記ポリシリコンスタックと前記各ド
レイン領域及び前記DDDソース領域内の高ドーピング領
域間のオーバーラップの広さは、前記オフセットスペー
サの厚さに反比例し、前記DDDソース領域の外部エッジ
と前記DDDソース領域内の高ドーピング領域間の距離
は、前記オフセットスペーサの厚さに正比例することを
特徴とする請求項６２に記載のメモリセル。 - 【請求項６５】 前記DDDソース領域は、N-形不純物か
らなり、前記DDDソース領域内の高ドーピング領域及び
前記ドレイン領域は、N+形不純物からなることを特徴と
する請求項６４に記載のメモリセル。 - 【請求項６６】 前記DDDソース領域は、P-形不純物か
らなり、前記DDDソース領域内の高ドーピング領域及び
前記ドレイン領域は、P+形不純物からなることを特徴と
する請求項６４に記載のメモリセル。 - 【請求項６７】 前記オフセットスペーサは、オキサイ
ド、オキシナイトライド、ナイトライドが外層であるオ
キサイド-ナイトライド複合層、またはナイトライドが
中間層であるオキサイド-ナイトライド-オキサイド複合
層からなることを特徴とする請求項５９に記載のメモリ
セル。 - 【請求項６８】 オフセットスペーサが厚いほど前記第
１ポリシリコン層と前記ソース及びドレイン領域の中少
なくとも一つの間のオーバーラップはより小さくなるこ
とを特徴とする請求項５９に記載のメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/797,863 US20020123180A1 (en) | 2001-03-01 | 2001-03-01 | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
| US09/797.863 | 2001-03-01 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009219704A Division JP2009302575A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219702A Division JP2010004070A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219703A Division JP5130269B2 (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219701A Division JP2010004069A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313971A true JP2002313971A (ja) | 2002-10-25 |
Family
ID=25171979
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002054033A Pending JP2002313971A (ja) | 2001-03-01 | 2002-02-28 | 非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法 |
| JP2009219703A Expired - Fee Related JP5130269B2 (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219702A Pending JP2010004070A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219701A Pending JP2010004069A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219704A Pending JP2009302575A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009219703A Expired - Fee Related JP5130269B2 (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219702A Pending JP2010004070A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219701A Pending JP2010004069A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2009219704A Pending JP2009302575A (ja) | 2001-03-01 | 2009-09-24 | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (6) | US20020123180A1 (ja) |
| JP (5) | JP2002313971A (ja) |
| KR (1) | KR100851664B1 (ja) |
| CN (1) | CN1275302C (ja) |
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-
2001
- 2001-03-01 US US09/797,863 patent/US20020123180A1/en not_active Abandoned
- 2001-03-13 US US09/808,097 patent/US6746906B2/en not_active Expired - Lifetime
-
2002
- 2002-02-28 JP JP2002054033A patent/JP2002313971A/ja active Pending
- 2002-02-28 KR KR1020020010841A patent/KR100851664B1/ko not_active IP Right Cessation
- 2002-03-01 CN CNB02118352XA patent/CN1275302C/zh not_active Expired - Fee Related
-
2004
- 2004-06-03 US US10/861,116 patent/US6849489B2/en not_active Expired - Lifetime
- 2004-12-21 US US11/022,005 patent/US7202134B2/en not_active Expired - Lifetime
-
2007
- 2007-02-20 US US11/676,777 patent/US8946003B2/en not_active Expired - Fee Related
-
2008
- 2008-03-20 US US12/052,374 patent/US8288219B2/en not_active Expired - Lifetime
-
2009
- 2009-09-24 JP JP2009219703A patent/JP5130269B2/ja not_active Expired - Fee Related
- 2009-09-24 JP JP2009219702A patent/JP2010004070A/ja active Pending
- 2009-09-24 JP JP2009219701A patent/JP2010004069A/ja active Pending
- 2009-09-24 JP JP2009219704A patent/JP2009302575A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US8288219B2 (en) | 2012-10-16 |
| CN1275302C (zh) | 2006-09-13 |
| KR100851664B1 (ko) | 2008-08-13 |
| US20020123182A1 (en) | 2002-09-05 |
| US20050142717A1 (en) | 2005-06-30 |
| US8946003B2 (en) | 2015-02-03 |
| JP2009302574A (ja) | 2009-12-24 |
| US20070148873A1 (en) | 2007-06-28 |
| US7202134B2 (en) | 2007-04-10 |
| US6746906B2 (en) | 2004-06-08 |
| CN1405866A (zh) | 2003-03-26 |
| JP5130269B2 (ja) | 2013-01-30 |
| JP2009302575A (ja) | 2009-12-24 |
| US20020123180A1 (en) | 2002-09-05 |
| JP2010004069A (ja) | 2010-01-07 |
| US6849489B2 (en) | 2005-02-01 |
| US20080166844A1 (en) | 2008-07-10 |
| JP2010004070A (ja) | 2010-01-07 |
| US20040219755A1 (en) | 2004-11-04 |
| KR20020070859A (ko) | 2002-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050120 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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