JP3113240B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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- JP3113240B2 JP3113240B2 JP11046728A JP4672899A JP3113240B2 JP 3113240 B2 JP3113240 B2 JP 3113240B2 JP 11046728 A JP11046728 A JP 11046728A JP 4672899 A JP4672899 A JP 4672899A JP 3113240 B2 JP3113240 B2 JP 3113240B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置特に
不揮発性記憶装置及びその製造方法に関するものであ
る。
不揮発性記憶装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来技術の不揮発性半導体記憶装置の構
造を図１４を用いて説明する。図１４はＮＯＲ型フラッ
シュメモリのセル部と周辺回路部の構造を示す断面図で
ある。ＮＯＲ型フラッシュメモリは記憶保持能力を持つ
フローティングゲート２００とコントロールゲート２０
１の積層構造からなるスタックトランジスタのメモリセ
ル２０２のほかに、高耐圧トランジスタ２０３と、低電
圧用トランジスタ２０４が存在する。高耐圧トランジス
タ２０３は書き込み／消去など十数Ｖの高電圧を発生、
転送するために使用する。高耐圧トランジスタ２０３に
おいては、ゲート酸化膜２０５が高電圧で絶縁破壊しな
いように例えば２０ｎｍと厚くなっているだけでなく、
ソース・ドレイン拡散層のジャンクション耐圧も十数Ｖ
もつように高くする必要がある。そのためＮマイナス拡
散層２０６が深く拡散されると同時にＮプラス拡散層２
０７とＮマイナス拡散層の先端までの距離２０８が大き
くとられており、空乏層（図示せず）が延びやすくなっ
てジャンクション耐圧を上げている。このためにはいわ
ゆるＬＤＤ構造において側壁２０９の厚さを例えば０．
２μｍと厚くしている。Ｎマイナスイオン注入はゲート
電極２１１を加工後、自己整合的に行ない、後に側壁２
０９を形成後、Ｎプラス拡散層２０７を形成するイオン
注入を行えば２０８の距離を大きくとることが出来る。
この時、低電圧用トランジスタ用の側壁２０９ａも、セ
ル２０２の側壁２０９ｂも高耐圧トランジスタと同じく
厚い側壁が形成される。
造を図１４を用いて説明する。図１４はＮＯＲ型フラッ
シュメモリのセル部と周辺回路部の構造を示す断面図で
ある。ＮＯＲ型フラッシュメモリは記憶保持能力を持つ
フローティングゲート２００とコントロールゲート２０
１の積層構造からなるスタックトランジスタのメモリセ
ル２０２のほかに、高耐圧トランジスタ２０３と、低電
圧用トランジスタ２０４が存在する。高耐圧トランジス
タ２０３は書き込み／消去など十数Ｖの高電圧を発生、
転送するために使用する。高耐圧トランジスタ２０３に
おいては、ゲート酸化膜２０５が高電圧で絶縁破壊しな
いように例えば２０ｎｍと厚くなっているだけでなく、
ソース・ドレイン拡散層のジャンクション耐圧も十数Ｖ
もつように高くする必要がある。そのためＮマイナス拡
散層２０６が深く拡散されると同時にＮプラス拡散層２
０７とＮマイナス拡散層の先端までの距離２０８が大き
くとられており、空乏層（図示せず）が延びやすくなっ
てジャンクション耐圧を上げている。このためにはいわ
ゆるＬＤＤ構造において側壁２０９の厚さを例えば０．
２μｍと厚くしている。Ｎマイナスイオン注入はゲート
電極２１１を加工後、自己整合的に行ない、後に側壁２
０９を形成後、Ｎプラス拡散層２０７を形成するイオン
注入を行えば２０８の距離を大きくとることが出来る。
この時、低電圧用トランジスタ用の側壁２０９ａも、セ
ル２０２の側壁２０９ｂも高耐圧トランジスタと同じく
厚い側壁が形成される。
【０００３】
【発明が解決しようとする課題】この時各トランジスタ
のコンタクトホール２１０と各ゲート電極２０１、２１
１、２１２との距離２１３は側壁の厚さ２１４と側壁と
コンタクトの合わせ余裕２２５の和となる。２２５はコ
ンタクトホールとゲート電極の合わせずれの精度と、そ
れぞれの寸法の精度によって決められる。コンタクトホ
ール２１０がゲート電極に合わせずれで接近するか、そ
れぞれのサイズが大きくなることでコンタクトホール２
１０が側壁材２０９，２０９ａ，２０９ｂに乗り上げる
と、側壁２０９，２０９ａ，２０９ｂがエッチングされ
にくい材料である場合はコンタクトホールの底面（ソー
ス・ドレイン拡散層と接触）の面積が小さくなるためコ
ンタクト抵抗が大きくなる。一方、側壁２０９，２０９
ａ，２０９ｂにコンタクト孔が接触しないように十分の
距離、例えば０．２μｍを離した場合はコンタクトホー
ル２１０とゲート電極の距離２１３は０．４μｍと大き
な値となる。このことにより特にメモリセル２０２にお
いてはメモリセルサイズの増大となる。メモリセル領域
においてはソース・ドレイン２１４はフローティングゲ
ート２００にオーバーラップする部分まで、Ｎプラス拡
散層２１４が形成されているためＬＤＤ側壁２０９ｂは
必要ない。ただ周辺トランジスタ２０３のＬＤＤ形成の
際に、いっしょに側壁が形成されるだけであるので、厚
いＬＤＤ側壁のためにセルサイズが大きくなってしまう
のは大きな問題である。また周辺回路の低電圧トランジ
スタ２０４においても、側壁２０９ａが厚くなることに
よってソース・ドレイン拡散層のＮプラス拡散層２１５
端からＮマイナス拡散層２１６端のＮマイナスだけの部
分２１７が長くなるので、寄生抵抗が大きくなり、トラ
ンジスタの電流駆動能力が低下する問題点があった。低
電圧トランジスタ２０４においては高いジャンクション
耐圧は不要であるので、回路パターンが大きくなったう
え、性能が劣化するということで副作用だけであった。
以上はＮチャネルトランジスタを例にして説明したがＰ
チャネルトランジスタにおいても同様である。
のコンタクトホール２１０と各ゲート電極２０１、２１
１、２１２との距離２１３は側壁の厚さ２１４と側壁と
コンタクトの合わせ余裕２２５の和となる。２２５はコ
ンタクトホールとゲート電極の合わせずれの精度と、そ
れぞれの寸法の精度によって決められる。コンタクトホ
ール２１０がゲート電極に合わせずれで接近するか、そ
れぞれのサイズが大きくなることでコンタクトホール２
１０が側壁材２０９，２０９ａ，２０９ｂに乗り上げる
と、側壁２０９，２０９ａ，２０９ｂがエッチングされ
にくい材料である場合はコンタクトホールの底面（ソー
ス・ドレイン拡散層と接触）の面積が小さくなるためコ
ンタクト抵抗が大きくなる。一方、側壁２０９，２０９
ａ，２０９ｂにコンタクト孔が接触しないように十分の
距離、例えば０．２μｍを離した場合はコンタクトホー
ル２１０とゲート電極の距離２１３は０．４μｍと大き
な値となる。このことにより特にメモリセル２０２にお
いてはメモリセルサイズの増大となる。メモリセル領域
においてはソース・ドレイン２１４はフローティングゲ
ート２００にオーバーラップする部分まで、Ｎプラス拡
散層２１４が形成されているためＬＤＤ側壁２０９ｂは
必要ない。ただ周辺トランジスタ２０３のＬＤＤ形成の
際に、いっしょに側壁が形成されるだけであるので、厚
いＬＤＤ側壁のためにセルサイズが大きくなってしまう
のは大きな問題である。また周辺回路の低電圧トランジ
スタ２０４においても、側壁２０９ａが厚くなることに
よってソース・ドレイン拡散層のＮプラス拡散層２１５
端からＮマイナス拡散層２１６端のＮマイナスだけの部
分２１７が長くなるので、寄生抵抗が大きくなり、トラ
ンジスタの電流駆動能力が低下する問題点があった。低
電圧トランジスタ２０４においては高いジャンクション
耐圧は不要であるので、回路パターンが大きくなったう
え、性能が劣化するということで副作用だけであった。
以上はＮチャネルトランジスタを例にして説明したがＰ
チャネルトランジスタにおいても同様である。
【０００４】尚、２１８はメモリセルのトンネル酸化
膜、２１９は絶縁膜、２２０は低電圧トランジスタ２０
４の薄いゲート酸化膜、２２１はシャロートレンチアイ
ソレーション、２２２は電極、２２３は半導体基板であ
る。
膜、２１９は絶縁膜、２２０は低電圧トランジスタ２０
４の薄いゲート酸化膜、２２１はシャロートレンチアイ
ソレーション、２２２は電極、２２３は半導体基板であ
る。
【０００５】
【課題を解決するための手段】ＬＤＤ側壁を二種類使用
し、高耐圧トランジスタのＮプラス拡散層は二種類の側
壁の外側からイオン注入してＮマイナス拡散層の長さ
（ＬＤＤ長）を長くしてジャンクション耐圧を高くする
とともに、低電圧トランジスタでは第一の側壁の外側か
らＮプラスをイオン注入することでＬＤＤ長を短くし
て、寄生抵抗の上昇を防ぐ。また第二の側壁トランジス
タにおいては除去しても良いし、残っていてもコンタク
トエッチングの際に選択比が取れない物質であればコン
タクトエッチングの際に部分的に除去出来るので、コン
タクトホールとゲート電極の間隔を小さくすることが出
来る。
し、高耐圧トランジスタのＮプラス拡散層は二種類の側
壁の外側からイオン注入してＮマイナス拡散層の長さ
（ＬＤＤ長）を長くしてジャンクション耐圧を高くする
とともに、低電圧トランジスタでは第一の側壁の外側か
らＮプラスをイオン注入することでＬＤＤ長を短くし
て、寄生抵抗の上昇を防ぐ。また第二の側壁トランジス
タにおいては除去しても良いし、残っていてもコンタク
トエッチングの際に選択比が取れない物質であればコン
タクトエッチングの際に部分的に除去出来るので、コン
タクトホールとゲート電極の間隔を小さくすることが出
来る。
【０００６】
【発明の実施の形態】（１）実施例１ 本発明による第一の実施例を図１に示した断面図を用い
て説明する。図１はＮＯＲ型フラッシュに適応した例で
ある。メモリセル２０２と低電圧トランジスタ２０４に
おいては薄い側壁１０として例えば厚さ１００ｎｍのシ
リコンナイトライドが形成されている。高耐圧トランジ
スタ２０３においては側壁１０に加え第二の側壁１１が
例えば１００ｎｍの厚さで形成されているので、高耐圧
トランジスタ２０３の側壁のトータルの厚さ１２は２０
０ｎｍと、従来技術の半導体記憶装置を同一である。一
方、低電圧トランジスタ２０４においては第一の側１０
だけであるので、側壁の厚さ１４は１００ｎｍと薄い。
そのためコンタクトホール２１０とゲート電極２１２の
距離も３００ｎｍと、従来技術より小さく出来るので、
周辺回路の低電圧トランジスタ２０４とメモリセル２０
２においてはパターン面積の縮小が可能である。また低
電圧トランジスタ２０４においてはＮマイナスだけの領
域１３の部分が短くなるので寄生抵抗も小さくなる。図
１に示した第一の実施例の半導体記憶装置の製造方法を
図２〜図５に示す。まず半導体基板２２３上に素子分離
領域２２１とメモリセル２０２のトンネル酸化膜２１
８、フローティングゲート２００及びインターポリ絶縁
膜２１９と高耐圧系トランジスタ２０３の酸化膜２０５
と、低電圧系トランジスタ２０４のゲート酸化膜２２０
と、セルのコントロールゲート電極２０１、高耐圧トラ
ンジスタゲート電極２１１、低電圧トランジスタ２０４
のゲート電極２１２を形成した後、それぞれのゲート電
極に対して自己整合的に所望のイオン注入・拡散を行い
ソース・ドレインを形成すると、図２のようとなる。ゲ
ート電極の側面およびソース・ドレイン領域には後酸化
膜（図示せず）が形成されている。高耐圧トランジスタ
２０３のソース・ドレインにはＮマイナス拡散層２０６
が、低電圧トランジスタ２０４のソース・ドレイン領域
にもＮマイナス領域２１５が形成されているが、低電圧
トランジスタ２０４のＮマイナス領域２１５は高耐圧ト
ランジスタ２０３のＮマイナス領域２０６より浅く、濃
度は濃い方が性能的には望ましいので、２０６をリンの
イオン注入、２１５をヒ素のイオン注入で形成する。一
方、メモリセル２０２のソース・ドレイン領域にはＮプ
ラス拡散層２１４が形成されている。Ｎプラス拡散層２
１４と同時にボロンを注入していわゆるＰポケット（図
示せず）として、ホットエレクトロン書き込みの注入効
率を高くすることもできる。
て説明する。図１はＮＯＲ型フラッシュに適応した例で
ある。メモリセル２０２と低電圧トランジスタ２０４に
おいては薄い側壁１０として例えば厚さ１００ｎｍのシ
リコンナイトライドが形成されている。高耐圧トランジ
スタ２０３においては側壁１０に加え第二の側壁１１が
例えば１００ｎｍの厚さで形成されているので、高耐圧
トランジスタ２０３の側壁のトータルの厚さ１２は２０
０ｎｍと、従来技術の半導体記憶装置を同一である。一
方、低電圧トランジスタ２０４においては第一の側１０
だけであるので、側壁の厚さ１４は１００ｎｍと薄い。
そのためコンタクトホール２１０とゲート電極２１２の
距離も３００ｎｍと、従来技術より小さく出来るので、
周辺回路の低電圧トランジスタ２０４とメモリセル２０
２においてはパターン面積の縮小が可能である。また低
電圧トランジスタ２０４においてはＮマイナスだけの領
域１３の部分が短くなるので寄生抵抗も小さくなる。図
１に示した第一の実施例の半導体記憶装置の製造方法を
図２〜図５に示す。まず半導体基板２２３上に素子分離
領域２２１とメモリセル２０２のトンネル酸化膜２１
８、フローティングゲート２００及びインターポリ絶縁
膜２１９と高耐圧系トランジスタ２０３の酸化膜２０５
と、低電圧系トランジスタ２０４のゲート酸化膜２２０
と、セルのコントロールゲート電極２０１、高耐圧トラ
ンジスタゲート電極２１１、低電圧トランジスタ２０４
のゲート電極２１２を形成した後、それぞれのゲート電
極に対して自己整合的に所望のイオン注入・拡散を行い
ソース・ドレインを形成すると、図２のようとなる。ゲ
ート電極の側面およびソース・ドレイン領域には後酸化
膜（図示せず）が形成されている。高耐圧トランジスタ
２０３のソース・ドレインにはＮマイナス拡散層２０６
が、低電圧トランジスタ２０４のソース・ドレイン領域
にもＮマイナス領域２１５が形成されているが、低電圧
トランジスタ２０４のＮマイナス領域２１５は高耐圧ト
ランジスタ２０３のＮマイナス領域２０６より浅く、濃
度は濃い方が性能的には望ましいので、２０６をリンの
イオン注入、２１５をヒ素のイオン注入で形成する。一
方、メモリセル２０２のソース・ドレイン領域にはＮプ
ラス拡散層２１４が形成されている。Ｎプラス拡散層２
１４と同時にボロンを注入していわゆるＰポケット（図
示せず）として、ホットエレクトロン書き込みの注入効
率を高くすることもできる。
【０００７】次に図３のように第一の側壁１０として例
えばシリコンナイトライド膜を１００ｎｍと第二の側壁
１１として例えばシリコン酸化膜１００ｎｍを順次堆積
する。次にシリコン酸化膜１１を異方性エッチングで選
択的にエッチングして各ゲート電極のシリコンナイトラ
イド膜１０の側面に側壁残しを行う。その後、高耐圧ト
ランジスタ２０３の領域をフォトレジスト１５でカバー
すると図４のようになる。この後、フォトレジスト１５
でカバーされていないメモリセル２０２と低電圧トラン
ジスタ２０４のゲート電極の側壁に形成されているシリ
コン酸化膜１１をウエットエッチング、例えば弗化アン
モニウムでエッチングして、フォトレジスト１５を剥離
除去する。これにより、高耐圧トランジスタ２０３では
レジストでカバーされていたので、シリコン酸化膜１１
が残っているが、低電圧トランジスタ２０４とメモリセ
ル２０２ではエッチング除去されてる。次にシリコンナ
イトライド膜１０を選択的に異方性エッチングでエッチ
ングし、各トランジスタのゲート電極の側壁にシリコン
ナイトライド膜１０を残すとともにそれ以外の部分は除
去する。除去された部分の半導体基板２２３にゲート電
極と自己整合的にソース・ドレインのイオンの注入及び
拡散を行うと図５のようになる。その後、全面にＣＶＤ
等により絶縁膜を被覆した後、コンタクトホール２１０
を開口し、そこに導電膜を埋め込み、所望の電極２２２
を接続して図１に示したＮＯＲ型フラッシュを得る。こ
の実施例によれば、側壁が二重になっている高耐圧トラ
ンジスタ２０３では側壁の厚さ１２が厚くなっているた
め、Ｎプラス拡散層２０７からＮマイナス拡散層２０６
の先端までの距離１６が長くなっているが、一方、メモ
リセル２０２のトランジスタと低電圧トランジスタ２０
４のゲート電極２０１、２１２とコンタクトホール２１
０の間の距離１７は、従来よりも側壁１０の厚さ１４が
薄くなっている。従って、その分、距離が短く（高耐圧
トランジスタ２０３のゲート／コンタクトホール間の距
離１８よりも短い）、セル面積を小さくすることが可能
となっている。しかも低電圧トランジスタ２０４のＮマ
イナスだけの部分１３は、薄い側壁１０のために従来よ
りも短くできるので寄生抵抗が抑えられ電流駆動能力を
低下させることもない。
えばシリコンナイトライド膜を１００ｎｍと第二の側壁
１１として例えばシリコン酸化膜１００ｎｍを順次堆積
する。次にシリコン酸化膜１１を異方性エッチングで選
択的にエッチングして各ゲート電極のシリコンナイトラ
イド膜１０の側面に側壁残しを行う。その後、高耐圧ト
ランジスタ２０３の領域をフォトレジスト１５でカバー
すると図４のようになる。この後、フォトレジスト１５
でカバーされていないメモリセル２０２と低電圧トラン
ジスタ２０４のゲート電極の側壁に形成されているシリ
コン酸化膜１１をウエットエッチング、例えば弗化アン
モニウムでエッチングして、フォトレジスト１５を剥離
除去する。これにより、高耐圧トランジスタ２０３では
レジストでカバーされていたので、シリコン酸化膜１１
が残っているが、低電圧トランジスタ２０４とメモリセ
ル２０２ではエッチング除去されてる。次にシリコンナ
イトライド膜１０を選択的に異方性エッチングでエッチ
ングし、各トランジスタのゲート電極の側壁にシリコン
ナイトライド膜１０を残すとともにそれ以外の部分は除
去する。除去された部分の半導体基板２２３にゲート電
極と自己整合的にソース・ドレインのイオンの注入及び
拡散を行うと図５のようになる。その後、全面にＣＶＤ
等により絶縁膜を被覆した後、コンタクトホール２１０
を開口し、そこに導電膜を埋め込み、所望の電極２２２
を接続して図１に示したＮＯＲ型フラッシュを得る。こ
の実施例によれば、側壁が二重になっている高耐圧トラ
ンジスタ２０３では側壁の厚さ１２が厚くなっているた
め、Ｎプラス拡散層２０７からＮマイナス拡散層２０６
の先端までの距離１６が長くなっているが、一方、メモ
リセル２０２のトランジスタと低電圧トランジスタ２０
４のゲート電極２０１、２１２とコンタクトホール２１
０の間の距離１７は、従来よりも側壁１０の厚さ１４が
薄くなっている。従って、その分、距離が短く（高耐圧
トランジスタ２０３のゲート／コンタクトホール間の距
離１８よりも短い）、セル面積を小さくすることが可能
となっている。しかも低電圧トランジスタ２０４のＮマ
イナスだけの部分１３は、薄い側壁１０のために従来よ
りも短くできるので寄生抵抗が抑えられ電流駆動能力を
低下させることもない。
【０００８】なお、この実施例の変形例として以下のよ
うにすることも可能である。すなわち、図３で第一の側
壁膜１０、第二の側壁膜１１を形成した後、高耐圧トラ
ンジスタ２０３の領域をフォトレジストでカバーし、第
二の側壁膜１１を等方性エッチング、たとえば、弗化ア
ンモニウムを使用して選択的にエッチングする。これに
より、高耐圧トランジスタ２０３の領域を除く領域では
第二の側壁膜１１は除去され、第一の側壁膜１０の表面
が露出する。その後、フォトレジスト１５を剥離除去す
る。次に、高耐圧トランジスタ２０３領域に残ったシリ
コン酸化膜１１を選択的に異方性エッチングでエッチン
グし、高耐圧トランジスタのゲート電極のシリコンナイ
トライド膜１０側壁にその一部１１を残す。さらにその
後、シリコンナイトライド膜１０を選択的に異方性エッ
チングでエッチングし、各トランジスタの側壁にシリコ
ンナイトライド膜１０を残すとともにそれ以外の部分は
除去する。除去された部分の半導体基板２２３にゲート
電極と自己整合的にソース・ドレインのイオン注入およ
び拡散を行う。その後、実施例１で説明したように全面
にＣＶＤ等により絶縁膜を被覆した後、コンタクトホー
ル２１０を開口し、そこに導電膜を埋め込み、所望の電
極２２２を接続して図１に示したＮＯＲ型フラッシュを
得る。
うにすることも可能である。すなわち、図３で第一の側
壁膜１０、第二の側壁膜１１を形成した後、高耐圧トラ
ンジスタ２０３の領域をフォトレジストでカバーし、第
二の側壁膜１１を等方性エッチング、たとえば、弗化ア
ンモニウムを使用して選択的にエッチングする。これに
より、高耐圧トランジスタ２０３の領域を除く領域では
第二の側壁膜１１は除去され、第一の側壁膜１０の表面
が露出する。その後、フォトレジスト１５を剥離除去す
る。次に、高耐圧トランジスタ２０３領域に残ったシリ
コン酸化膜１１を選択的に異方性エッチングでエッチン
グし、高耐圧トランジスタのゲート電極のシリコンナイ
トライド膜１０側壁にその一部１１を残す。さらにその
後、シリコンナイトライド膜１０を選択的に異方性エッ
チングでエッチングし、各トランジスタの側壁にシリコ
ンナイトライド膜１０を残すとともにそれ以外の部分は
除去する。除去された部分の半導体基板２２３にゲート
電極と自己整合的にソース・ドレインのイオン注入およ
び拡散を行う。その後、実施例１で説明したように全面
にＣＶＤ等により絶縁膜を被覆した後、コンタクトホー
ル２１０を開口し、そこに導電膜を埋め込み、所望の電
極２２２を接続して図１に示したＮＯＲ型フラッシュを
得る。
【０００９】この変形例によっても、前記実施例１と同
様の効果を得る事ができる。 （２）実施例２ 本発明による第二の実施例を図６の断面図に示す。図６
も先の第１の実施例と同様にＮＯＲ型フラッシュに適応
した例である。セル２０２と高耐圧トランジスタ２０３
および低電圧トランジスタ２０４においては第一の側壁
２０（例えば１００ｎｍのシリコンナイトライド膜）と
第二の側壁２１（例えば１００ｎｍのシリコン酸化膜）
が形成されている。高耐圧トランジスタ２０３において
は第二の側壁２１の外からＮプラス拡散層２０７を形成
してある。一方、低電圧トランジスタ２０４においては
第一の側壁２０の外から打たれたＮプラス拡散層２１５
が形成されている。メモリセル２０２においては第一の
側壁２０、第二の側壁２１を形成する前にソース・ドレ
イン拡散層２１４を形成するので、どちらの側壁とも拡
散層の上にある。このようにすれば、高耐圧トランジス
タ２０３においてはＮプラス拡散層２０７からＮマイナ
ス拡散層２０６の先端までの距離２２は大きく出来、低
電圧トランジスタ２０４においてはその距離２３を小さ
くできる。このため高耐圧トランジスタ２０３の高いジ
ャンクション耐圧と低電圧トランジスタ２０４の寄生抵
抗の減少が可能である。図６に示したＮＯＲ型フラッシ
ュの製造方法を図７から図１０の工程断面図を示す。
様の効果を得る事ができる。 （２）実施例２ 本発明による第二の実施例を図６の断面図に示す。図６
も先の第１の実施例と同様にＮＯＲ型フラッシュに適応
した例である。セル２０２と高耐圧トランジスタ２０３
および低電圧トランジスタ２０４においては第一の側壁
２０（例えば１００ｎｍのシリコンナイトライド膜）と
第二の側壁２１（例えば１００ｎｍのシリコン酸化膜）
が形成されている。高耐圧トランジスタ２０３において
は第二の側壁２１の外からＮプラス拡散層２０７を形成
してある。一方、低電圧トランジスタ２０４においては
第一の側壁２０の外から打たれたＮプラス拡散層２１５
が形成されている。メモリセル２０２においては第一の
側壁２０、第二の側壁２１を形成する前にソース・ドレ
イン拡散層２１４を形成するので、どちらの側壁とも拡
散層の上にある。このようにすれば、高耐圧トランジス
タ２０３においてはＮプラス拡散層２０７からＮマイナ
ス拡散層２０６の先端までの距離２２は大きく出来、低
電圧トランジスタ２０４においてはその距離２３を小さ
くできる。このため高耐圧トランジスタ２０３の高いジ
ャンクション耐圧と低電圧トランジスタ２０４の寄生抵
抗の減少が可能である。図６に示したＮＯＲ型フラッシ
ュの製造方法を図７から図１０の工程断面図を示す。
【００１０】まず、図２で説明したようにメモリセル２
０２、高耐圧トランジスタ２０３、低電圧トランジスタ
２０４を形成した、第一の側壁となる１００ｎｍの膜厚
のシリコンナイトライド膜２０を全面に形成する（図
７）。但し、この工程では低電圧トランジスタ２０４の
ソース・ドレインはＮマイナス拡散層１３のみが先に形
成される。その後、図８に示すようにシリコンナイトラ
イド膜２０を異方性エッチングでエッチングし、各ゲー
ト電極の側壁にのみ第一の側壁としてシリコンナイトラ
イド膜２０を残す。次いで低電圧トランジスタ２０４の
Ｎプラス拡散層２１５を第一の側壁２０の外側からのイ
オン注入及び拡散により形成する。その後、図９に示す
ように全面にシリコン酸化膜２１を形成し、さらにこの
酸化膜２１を異方性エッチングによりエッチングするこ
とにより図１０に示すように各ゲート電極の第一の側壁
２０のさらに外側の側壁に第二の側壁２１を形成する。
その後、コンタクトホールの形成、電極の形成等を第一
の実施側と同様に行うことにより図６のＮＯＲ型フラッ
シュメモリを得ることができる。以上述べたように第二
の実施例が第一の実施例と異なる点は、メモりセルのト
ランジスタ２０２と低電圧トランジスタ２０４のゲート
電極２０１、２１２の側壁に第一及び第二の側壁材２
０、２１を高耐圧トランジスタ２０３と同様に残してい
る点、及び図８、９の低電圧トランジスタ２０４のＮプ
ラス拡散層２１５を第一の側壁材２０を側壁残しした
後、第二の側壁材２１を形成する前にこの第一の側壁材
をゲート電極２１２とをマスクにしてイオン注入する点
である。
０２、高耐圧トランジスタ２０３、低電圧トランジスタ
２０４を形成した、第一の側壁となる１００ｎｍの膜厚
のシリコンナイトライド膜２０を全面に形成する（図
７）。但し、この工程では低電圧トランジスタ２０４の
ソース・ドレインはＮマイナス拡散層１３のみが先に形
成される。その後、図８に示すようにシリコンナイトラ
イド膜２０を異方性エッチングでエッチングし、各ゲー
ト電極の側壁にのみ第一の側壁としてシリコンナイトラ
イド膜２０を残す。次いで低電圧トランジスタ２０４の
Ｎプラス拡散層２１５を第一の側壁２０の外側からのイ
オン注入及び拡散により形成する。その後、図９に示す
ように全面にシリコン酸化膜２１を形成し、さらにこの
酸化膜２１を異方性エッチングによりエッチングするこ
とにより図１０に示すように各ゲート電極の第一の側壁
２０のさらに外側の側壁に第二の側壁２１を形成する。
その後、コンタクトホールの形成、電極の形成等を第一
の実施側と同様に行うことにより図６のＮＯＲ型フラッ
シュメモリを得ることができる。以上述べたように第二
の実施例が第一の実施例と異なる点は、メモりセルのト
ランジスタ２０２と低電圧トランジスタ２０４のゲート
電極２０１、２１２の側壁に第一及び第二の側壁材２
０、２１を高耐圧トランジスタ２０３と同様に残してい
る点、及び図８、９の低電圧トランジスタ２０４のＮプ
ラス拡散層２１５を第一の側壁材２０を側壁残しした
後、第二の側壁材２１を形成する前にこの第一の側壁材
をゲート電極２１２とをマスクにしてイオン注入する点
である。
【００１１】（３）実施例３ 第三の実施例を図１１に示す。図１１はＮＯＲ型フラッ
シュに適用した例である。第二の実施例同様、セル部２
０２と高耐圧トランジスタ２０３および低電圧トランジ
スタ２０４においては第一の側壁３０と第二の側壁３１
が形成されている。各トランジスタのソース・ドレイン
拡散層の作り方も実施例二と同様であるが、この実施例
では第二の側壁３１がコンタクト孔２１０のエッチング
の時に選択比のとれない材料、例えば１００ｎｍの厚さ
のアンドープシリコン酸化膜またはリンドープシリコン
酸化膜（ＰＳＧ）、またはボロンとリンを含むシリコン
酸化膜（ＢＰＳＧ）などを使用し、第一の側壁３０にコ
ンタクトエッチングの際に選択比のとれる材料、例えば
１００ｎｍのシリコンナイトライド（ＳｉＮ）またはオ
キシナイトライド（ＳｉＯＮ）などの絶縁膜を使用す
る。高耐圧トランジスタ２０３においてはコンタクトと
ゲートの距離はこれまでに説明した実施例と同様に取る
が、セル部２０２と低電圧トランジスタ２０４において
は第一の側壁材３０とコンタクト孔２１０の距離をフォ
トリソグラフィの合わせ精度および寸法精度まで決まる
距離としてある。この場合、メモリセル、低電圧トラン
ジスタにおいては第二の側壁の少なくとも一部はコンタ
クトのエッチングの際にエッチングされることになる
が、コンタクトホールとゲートの距離３４は第一の実施
例と同様に高耐圧トランジスタにおける距離３５より狭
く出来るので、低電圧トランジスタの寄生抵抗の回避だ
けでなく、パターンサイズの縮小にも効果がある。
シュに適用した例である。第二の実施例同様、セル部２
０２と高耐圧トランジスタ２０３および低電圧トランジ
スタ２０４においては第一の側壁３０と第二の側壁３１
が形成されている。各トランジスタのソース・ドレイン
拡散層の作り方も実施例二と同様であるが、この実施例
では第二の側壁３１がコンタクト孔２１０のエッチング
の時に選択比のとれない材料、例えば１００ｎｍの厚さ
のアンドープシリコン酸化膜またはリンドープシリコン
酸化膜（ＰＳＧ）、またはボロンとリンを含むシリコン
酸化膜（ＢＰＳＧ）などを使用し、第一の側壁３０にコ
ンタクトエッチングの際に選択比のとれる材料、例えば
１００ｎｍのシリコンナイトライド（ＳｉＮ）またはオ
キシナイトライド（ＳｉＯＮ）などの絶縁膜を使用す
る。高耐圧トランジスタ２０３においてはコンタクトと
ゲートの距離はこれまでに説明した実施例と同様に取る
が、セル部２０２と低電圧トランジスタ２０４において
は第一の側壁材３０とコンタクト孔２１０の距離をフォ
トリソグラフィの合わせ精度および寸法精度まで決まる
距離としてある。この場合、メモリセル、低電圧トラン
ジスタにおいては第二の側壁の少なくとも一部はコンタ
クトのエッチングの際にエッチングされることになる
が、コンタクトホールとゲートの距離３４は第一の実施
例と同様に高耐圧トランジスタにおける距離３５より狭
く出来るので、低電圧トランジスタの寄生抵抗の回避だ
けでなく、パターンサイズの縮小にも効果がある。
【００１２】尚、いうまでもなく低電圧トランジスタ２
０４と高耐圧トランジスタ２０３とでＮマイナスだけの
拡散層３２、２０６の長さは低電圧トランジスタの方３
３が高耐圧トランジスタの方２２よりも短い。 （４）実施例４ 第四の実施例を図１２に示す。図１２は第三の実施例の
応用例である。図１２はＮＯＲ型フラッシュメモリのセ
ル部を説明する図であるが、周辺回路においては第三の
実施例または第二の実施例と同様である。図１２におい
ては４ビット分のセルの断面図が図示されている。ドレ
イン拡散層４０とソース拡散層４１の間にコントロール
ゲート４２とフローティングゲート４３からなるメモリ
セルが形成されている。ドレイン拡散層はビット線コン
タクト４６を介してビット線４７に接続されている。一
方ビット線コンタクトが形成される側のゲート間隔４４
は第一の側壁４８の厚さの二倍より広い。すなわちスペ
ースが第一の側壁４８で埋まってしまうことはない。一
方、ソース拡散層の側のゲート間隔４５は第一の側壁の
厚さと、第二の側壁の厚さの和の二倍より狭い。すなわ
ちゲートスペースは側壁で確実に埋まってしまう。図の
例では４５は第一の側壁の厚さよりも狭いので、第二の
側壁４９を形成する前に第一の側壁で埋まっている。ス
ペース４４については第一の側壁の厚さの二倍より少し
でも広ければ、第二の側壁で埋まる部分（コンタクトホ
ール開口可能）が形成されるが、余りにも狭すぎるとコ
ンタクト抵抗の上昇を招くので、実際には第一の側壁の
厚さの二倍とコンタクトホールの開口径の和程度が必要
である。
０４と高耐圧トランジスタ２０３とでＮマイナスだけの
拡散層３２、２０６の長さは低電圧トランジスタの方３
３が高耐圧トランジスタの方２２よりも短い。 （４）実施例４ 第四の実施例を図１２に示す。図１２は第三の実施例の
応用例である。図１２はＮＯＲ型フラッシュメモリのセ
ル部を説明する図であるが、周辺回路においては第三の
実施例または第二の実施例と同様である。図１２におい
ては４ビット分のセルの断面図が図示されている。ドレ
イン拡散層４０とソース拡散層４１の間にコントロール
ゲート４２とフローティングゲート４３からなるメモリ
セルが形成されている。ドレイン拡散層はビット線コン
タクト４６を介してビット線４７に接続されている。一
方ビット線コンタクトが形成される側のゲート間隔４４
は第一の側壁４８の厚さの二倍より広い。すなわちスペ
ースが第一の側壁４８で埋まってしまうことはない。一
方、ソース拡散層の側のゲート間隔４５は第一の側壁の
厚さと、第二の側壁の厚さの和の二倍より狭い。すなわ
ちゲートスペースは側壁で確実に埋まってしまう。図の
例では４５は第一の側壁の厚さよりも狭いので、第二の
側壁４９を形成する前に第一の側壁で埋まっている。ス
ペース４４については第一の側壁の厚さの二倍より少し
でも広ければ、第二の側壁で埋まる部分（コンタクトホ
ール開口可能）が形成されるが、余りにも狭すぎるとコ
ンタクト抵抗の上昇を招くので、実際には第一の側壁の
厚さの二倍とコンタクトホールの開口径の和程度が必要
である。
【００１３】尚、この実施例ではビット線に接続される
ドレイン拡散層、４０上の側壁として第二の側壁４９が
残るようにしたが、第一の実施例のプロセスを行えば前
記ドレイン拡散上の第二の側壁４９を形成されないよう
にすることも可能である。 （５）実施例５ 第五の実施例を図１３に示す。図１３は第三の実施例の
応用例である。図１３にはＮＡＮＤ型フラッシュメモリ
のセル部を説明する図であるが、周辺回路においては第
三の実施例または第二の実施例と同様である。図１３に
おいてはセレクトゲート５０、５１とその間に挟まれた
４ビット分のセルの断面図が図示されている。通常は８
個から１６個のセルがあるが省略している。ドレイン拡
散層５３ａはビット線コンタクト５４を介してビット線
５５に接続されている。一方ビット線コンタクトが形成
される側のゲート間隔５６は第一の側壁５７の厚さの二
倍より広い。すなわちスペースが第一の側壁で埋まって
しまうことはない。一方隣接するコントロールゲートの
間の距離５８ａとセレクトゲートとコントロールゲート
の間の距離５８ｂは第一の側壁の厚さと、第二の側壁５
９の厚さの和の二倍より狭い。すなわちゲートスペース
は側壁で確実に埋まってしまう。ソース線５３ｂを挟ん
だスペースは図７の例では二種類の側壁の厚さの二倍の
和より大きくなっており、側壁では埋まっていないが、
ソース線を拡散層で接続する場合は側壁で埋めても良い
し、コンタクトホール（図示せず）を介して配線する場
合でも図のように側壁の異方性エッチングの後にソース
拡散層５３ｂが露出する必要はなく、少なくとも第一の
側壁の膜厚の二倍よりは大きくして第一の側壁だけで埋
まってしまわないようにする必要はある。実施例４同
様、余りにも狭すぎるコンタクト抵抗の上昇を招くの
で、実際には第一の側壁の厚さの二倍とコンタクトホー
ルの開口径の和程度が必要である。
ドレイン拡散層、４０上の側壁として第二の側壁４９が
残るようにしたが、第一の実施例のプロセスを行えば前
記ドレイン拡散上の第二の側壁４９を形成されないよう
にすることも可能である。 （５）実施例５ 第五の実施例を図１３に示す。図１３は第三の実施例の
応用例である。図１３にはＮＡＮＤ型フラッシュメモリ
のセル部を説明する図であるが、周辺回路においては第
三の実施例または第二の実施例と同様である。図１３に
おいてはセレクトゲート５０、５１とその間に挟まれた
４ビット分のセルの断面図が図示されている。通常は８
個から１６個のセルがあるが省略している。ドレイン拡
散層５３ａはビット線コンタクト５４を介してビット線
５５に接続されている。一方ビット線コンタクトが形成
される側のゲート間隔５６は第一の側壁５７の厚さの二
倍より広い。すなわちスペースが第一の側壁で埋まって
しまうことはない。一方隣接するコントロールゲートの
間の距離５８ａとセレクトゲートとコントロールゲート
の間の距離５８ｂは第一の側壁の厚さと、第二の側壁５
９の厚さの和の二倍より狭い。すなわちゲートスペース
は側壁で確実に埋まってしまう。ソース線５３ｂを挟ん
だスペースは図７の例では二種類の側壁の厚さの二倍の
和より大きくなっており、側壁では埋まっていないが、
ソース線を拡散層で接続する場合は側壁で埋めても良い
し、コンタクトホール（図示せず）を介して配線する場
合でも図のように側壁の異方性エッチングの後にソース
拡散層５３ｂが露出する必要はなく、少なくとも第一の
側壁の膜厚の二倍よりは大きくして第一の側壁だけで埋
まってしまわないようにする必要はある。実施例４同
様、余りにも狭すぎるコンタクト抵抗の上昇を招くの
で、実際には第一の側壁の厚さの二倍とコンタクトホー
ルの開口径の和程度が必要である。
【００１４】尚、この実施例ではビット線に接続される
ドレイン拡散層、５３ａ上の側壁及びソース線に接続さ
れる拡散層５３ｂ上の側壁として第二の側壁５９が残る
ようにしたが、第一の実施例のプロセスを行えば前記拡
散層５３ａ、５３ｂ上の第二の側壁を形成されないよう
にすることも可能である。
ドレイン拡散層、５３ａ上の側壁及びソース線に接続さ
れる拡散層５３ｂ上の側壁として第二の側壁５９が残る
ようにしたが、第一の実施例のプロセスを行えば前記拡
散層５３ａ、５３ｂ上の第二の側壁を形成されないよう
にすることも可能である。
【００１５】
【発明の効果】高耐圧トランジスタのジャンクション耐
圧と低電圧トランジスタの寄生抵抗の低下を両立できる
とともに、低電圧トランジスタやセル部ではコンタクト
とゲートの距離を小さくしてパターンサイズの縮小が出
来る。これらに加えて、側壁を比較的段差被覆率の高い
ＬＰＣＶＤ法などでデポしたＳｉＮ膜やＳｉＯ２膜（ア
ンドープまたは不純物ドープ）などが使用すれば、スタ
ックトゲート型のフラッシュメモリのようなゲート間の
スペースのアスペクト比が大きなデバイスでも比較的容
易に埋め込むことが出来、ボイドなどの発生しにくい半
導体記憶装置を提供することが出来る。
圧と低電圧トランジスタの寄生抵抗の低下を両立できる
とともに、低電圧トランジスタやセル部ではコンタクト
とゲートの距離を小さくしてパターンサイズの縮小が出
来る。これらに加えて、側壁を比較的段差被覆率の高い
ＬＰＣＶＤ法などでデポしたＳｉＮ膜やＳｉＯ２膜（ア
ンドープまたは不純物ドープ）などが使用すれば、スタ
ックトゲート型のフラッシュメモリのようなゲート間の
スペースのアスペクト比が大きなデバイスでも比較的容
易に埋め込むことが出来、ボイドなどの発生しにくい半
導体記憶装置を提供することが出来る。
【図１】 本発明の第一の実施例を示す断面図であ
る。
る。
【図２】 本発明の第一の実施例を説明するための工
程断面図である。
程断面図である。
【図３】 本発明の第一の実施例を説明するための工
程断面図である。
程断面図である。
【図４】 本発明の第一の実施例を説明するための工
程断面図である。
程断面図である。
【図５】 本発明の第一の実施例を説明するための工
程断面図である。
程断面図である。
【図６】 本発明の第二の実施例を示す断面図であ
る。
る。
【図７】 本発明の第二の実施例を説明するための工
程断面図である。
程断面図である。
【図８】 本発明の第二の実施例を説明するための工
程断面図である。
程断面図である。
【図９】 本発明の第二の実施例を説明するための工
程断面図である。
程断面図である。
【図１０】 本発明の第二の実施例を説明するための工
程断面図である。
程断面図である。
【図１１】 本発明の第三の実施例を示す断面図であ
る。
る。
【図１２】 本発明の第四の実施例を示す断面図であ
る。
る。
【図１３】 本発明の第五の実施例を示す断面図であ
る。
る。
【図１４】 従来例を説明するための断面図である。
【符号の説明】 １０，２０，３０，４８，５７…第一の側壁 １１，２１，３１，４９，５９…第二の側壁 １３，２０６…Ｎマイナス拡散層 ２０７，２１４，２１５…Ｎプラス拡散層 ２０２…メモリセル ２０３…高耐圧トランジスタ ２０４…低電圧トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (56)参考文献 特開 平８−250610（ＪＰ，Ａ) 特開 平７−183409（ＪＰ，Ａ) 特開 平８−23031（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/8234 H01L 21/8247 H01L 27/088 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】電荷蓄積層を有する不揮発性メモリ素子
と、ＬＤＤ側壁を有する第一のＭＯＳトランジスタと、
前記第一のＭＯＳトランジスタよりゲート絶縁膜が薄
く、かつＬＤＤ側壁を有する第二のＭＯＳトランジスタ
を備えた不揮発性半導体記憶装置において、前記第一の
ＭＯＳトランジスタのＬＤＤ側壁は、ゲート電極に近い
ほうから夫々第一および第二の側壁から形成され、第一
のＭＯＳトランジスタにおいてはＬＤＤを構成する基板
と逆導電型の拡散層が第一および第二のＬＤＤ側壁の何
れの下にも形成され、前記ＬＤＤ拡散層よりも濃度の濃
い拡散層が前記第二の側壁の外側に形成されており、前
記不揮発性メモリ素子および第二のＭＯＳトランジスタ
のＬＤＤ側壁は、第一の側壁のみから形成され、第二の
ＭＯＳトランジスタにおいては基板と逆導電型のＬＤＤ
拡散層が前記第一の側壁の下に形成され、前記ＬＤＤ拡
散層よりも濃度の濃い拡散層が第一の側壁の外側に形成
されることを特徴とする半導体記憶装置。 - 【請求項２】電荷蓄積層を有する不揮発性メモリ素子
と、ＬＤＤ側壁を有する第一のＭＯＳトランジスタと、
前記第一のＭＯＳトランジスタよりゲート絶縁膜が薄
く、かつＬＤＤ側壁を有する第二のＭＯＳトランジスタ
を備えた不揮発性半導体記憶装置において、前記第一の
ＭＯＳトランジスタのＬＤＤ側壁は、ゲート電極に近い
ほうから夫々第一および第二の側壁から形成され、第一
のＭＯＳトランジスタにおいてはＬＤＤを構成する基板
と逆導電型の拡散層が第一および第二のＬＤＤ側壁の何
れの下にも形成され、前記ＬＤＤ拡散層よりも濃度の濃
い拡散層が前記第二の側壁の外側に形成されており、第
二のＭＯＳトランジスタにおいては基板と逆導電型のＬ
ＤＤ拡散層が前記第一の側壁の下に形成され、前記ＬＤ
Ｄ拡散層よりも濃度の濃い拡散層が第一の側壁の外側に
形成され、かつ、前記不揮発性メモリ素子は少なくとも
３以上のトランジスタから構成され、これらのゲート間
隔は少なくとも２種類有し、第一のゲート間隔は第一お
よび第二の側壁の膜厚の和の二倍よりも狭く、第二のゲ
ート間隔は第一および第二の側壁の膜厚の和の二倍より
も広いことを特徴とすることを特徴とする半導体記憶装
置。 - 【請求項３】前記不揮発性メモリ素子はＮＯＲ型もしく
はＮＡＮＤ型であることを特徴とする請求項１および２
記載の半導体記憶装置。 - 【請求項４】不揮発性メモリセルを有するセル領域と、
高耐圧トランジスタ及び低電圧トランジスタとを有する
周辺回路領域を含む不揮発性半導体記憶装置の製造方法
において、第一導電型の半導体基板に素子分離領域と、
メモリセル用のトンネル酸化膜、フローティングゲート
電極及びインターポリ絶縁膜とを形成した後、半導体基
板上に高耐圧トランジスタ用の第一のゲート絶縁膜を形
成する工程と、前記第一のゲート絶縁膜よりも薄い低電
圧トランジスタ用の第二のゲート絶縁膜を形成する工程
と、コントロールゲート電極及びゲート電極となる導電
材料を積層し、前記のコントロールゲート電極とインタ
ーポリ絶縁膜とフローティングゲートを順次エッチング
により、選択的にパターニングする工程と、周辺回路領
域のゲート電極を選択的にパターニングする工程と、セ
ル領域、周辺回路領域の半導体基板に基板と逆導電型の
不純物を導入する工程と、第一の側壁材を堆積する工程
と、第二の側壁材を堆積する工程と、第二の側壁材を異
方性エッチングにより選択的にエッチングして第一の側
壁材の側面に第二の側壁材を側壁残しする工程と、前記
第一のゲート絶縁膜の形成された領域の少なくとも一部
をカバーして第二の側壁材を選択的にエッチング除去す
る工程と、第一の側壁材を異方性エッチングにて選択的
にエッチングして、前記第一のゲート絶縁膜上のゲート
電極の少なくとも一部に第一および第二の側壁材を側壁
残しし、前記第二のゲート絶縁膜上のゲート電極および
前記フローティングゲートとコントロールゲートの積層
構造の側面には第一の側壁材のみ側壁残しする工程と、
露出した半導体基板の少なくとも一部に前記の逆導電型
不純物拡散層よりも高濃度の不純物を導入する工程と、
その後、基板全面に絶縁膜を堆積する工程と、前記絶縁
膜にコンタクトホールを選択的に形成する工程と、少な
くとも一層の金属配線を形成する工程と金属配線上に絶
縁膜を形成する工程とを具備する半導体記憶装置の製造
方法。 - 【請求項５】不揮発性メモリセルを有するセル領域と、
高耐圧トランジスタ及び低電圧トランジスタとを有する
周辺回路領域を含む不揮発性半導体記憶装置の製造方法
において、第一導電型の半導体基板に素子分離領域と、
メモリセル用のトンネル酸化膜、フローティングゲート
電極及びインターポリ絶縁膜とを形成した後、半導体基
板上に高耐圧トランジスタ用の第一のゲート絶縁膜を形
成する工程と、前記第一のゲート絶縁膜よりも薄い低電
圧トランジスタ用の第二のゲート絶縁膜を形成する工程
と、コントロールゲート電極及びゲート電極となる導電
材料を積層し、前記のコントロールゲート電極とインタ
ーポリ絶縁膜とフローティングゲートを順次エッチング
によりパターニングする工程と、周辺回路領域のゲート
電極を選択的にパターニングする工程と、周辺回路領域
の半導体基板の第一の領域に基板と逆導電型の不純物を
導入する工程と、第一の側壁材を堆積する工程と、第一
の側壁材を異方性エッチングで選択的にエッチングして
ゲート電極の側壁に第一の側壁材を側壁残しする工程
と、前記第二のゲート絶縁膜の領域の少なくとも一部に
前記の第一領域の逆導電型の不純物よりも高濃度の逆導
電型の不純物を導入する工程と、第二の側壁材を堆積す
る工程と、第二の側壁材を異方性エッチングにより選択
的にエッチングして第一の側壁材の側面に第二の側壁材
を側壁残しする工程と、前記第一のゲート絶縁膜の形成
された領域の少なくとも一部をカバーして第二の側壁材
を選択的にエッチング除去する工程と、第一の絶縁膜の
形成された領域の少なくとも一部に前記第一の不純物領
域よりも高濃度の基板と逆導電型の不純物を導入する工
程と、その後、基板全面に絶縁膜を堆積する工程と、前
記絶縁膜にコンタクトホールを選択的に形成する工程
と、少なくとも一層の金属配線を形成する工程と金属配
線上に絶縁膜を形成する工程とを具備する半導体記憶装
置の製造方法。 - 【請求項６】第二のゲート絶縁膜の形成された領域の上
に形成されたゲート電極と、それに隣接する基板と逆導
電型の不純物領域に接続するコンタクトホールの距離が
前記第一の側壁材の膜厚の和よりも狭く、第二の側壁材
がコンタクトホールのエッチングの際に少なくとも一部
はエッチングされることを特徴とする請求項５の半導体
記憶装置の製造方法。 - 【請求項７】不揮発性メモリセルを有するセル領域と、
高耐圧トランジスタ及び低電圧トランジスタとを有する
周辺回路領域を含む不揮発性半導体記憶装置の製造方法
において、第一導電型の半導体基板に素子分離領域と、
メモリセル用のトンネル酸化膜、フローティングゲート
電極及びインターポリ絶縁膜とを形成した後、半導体基
板上に高耐圧トランジスタ用の第一のゲート絶縁膜を形
成する工程と、前記第一のゲート絶縁膜よりも薄い低電
圧トランジスタ用の第二のゲート絶縁膜を形成する工程
と、コントロールゲート電極及びゲート電極となる導電
材を積層し、前記のコントロールゲート電極とインター
ポリ絶縁膜とフローティングゲートを順次エッチングに
より、選択的にパターニングする工程と、周辺回路領域
のゲート電極を選択的にパターニングする工程と、セル
領域、周辺回路領域の半導体基板に基板と逆導電型の不
純物を導入する工程と、第一の側壁材を堆積する工程
と、第二の側壁材を堆積する工程と、前記第一のゲート
絶縁膜の形成された領域の少なくとも一部をカバーして
第二の側壁材を等方性エッチングにより選択的にエッチ
ングして、前記第二のゲート絶縁膜上のゲート電極およ
び前記フローティングゲートとコントロールゲートの積
層構造に堆積された第一の側壁材の上に堆積された第二
の側壁材を除去する工程と、第二の側壁材、第一の側壁
材を順次異方性エッチングにより側壁残しし、前記第一
のゲート絶縁膜少なくとも一部には第一および第二の側
壁材を側壁残しし、前記第二のゲート絶縁膜上のゲート
電極および前記フローティングゲートとコントロールゲ
ートの積層構造の側面には第一の側壁材のみ側壁残しす
る工程と、露出した半導体基板の少なくとも一部に前記
の逆導電型不純物よりも高濃度の不純物を導入する工程
と、その後、基板全面に絶縁膜を形成する工程と、前記
絶縁膜にコンタクトホールを選択的に形成する工程と、
少なくとも一層の金属配線を形成する工程と、金属配線
を形成する工程と、金属配線上に絶縁膜を形成する工程
とを具備する半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11046728A JP3113240B2 (ja) | 1999-02-24 | 1999-02-24 | 不揮発性半導体記憶装置とその製造方法 |
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