JP2002222866A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の半導体装置の製造方法は、同一の基板
上において、高性能トランジスタの更なる高性能化と、
高耐圧トランジスタの高耐圧化及びリーク電流の抑制と
を両立することが困難である等の課題があった。 【解決手段】 Ｐ型半導体基板上３にＴＥＯＳ酸化膜を
堆積し異方的に加工する工程と、高性能トランジスタ領
域１が開口するようにフォトレジストマスクを形成する
工程と、高性能トランジスタ領域１において自己整合的
に不純物領域１５を形成する工程と、フォトレジストマ
スクを除去する工程と、Ｐ型半導体基板上３にＴＥＯＳ
酸化膜を堆積し異方的に加工する工程と、高耐圧トラン
ジスタ領域２が開口するようにフォトレジストマスク１
８を形成する工程と、高耐圧トランジスタ領域２におい
て自己整合的に不純物領域１９を形成する工程と、フォ
トレジストマスクを除去する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特に性能が異なる複数種類のＭＯＳトラ
ンジスタを同一の半導体基板上に形成する方法に関する
ものである。

【０００２】

【従来の技術】図８は、従来の半導体装置の製造方法の
製造工程を示す断面図である。図８において、８１は高
速動作を実現するために低電圧で大電流を駆動できるト
ランジスタが形成される高性能トランジスタ形成領域で
あり、８２はトランジスタのソース・ドレイン間に高い
電圧を印加してもリーク電流が発生しないトランジスタ
が形成される高耐圧トランジスタ形成領域である。高性
能トランジスタ形成領域８１と高耐圧トランジスタ形成
領域８２は、同一の半導体基板上に存在する。図８を用
いて従来の半導体装置の製造方法を説明する。

【０００３】まず、Ｐ型半導体基板８３上に例えば局所
酸化法、またはシャロートレンチ法等により図示されな
い素子分離領域を形成する。この段階で素子分離領域以
外はＰ型半導体基板８３の表面が露出した状態となる。
次に、１０ｎｍ程度の膜厚を有する図示されない酸化膜
をＰ型半導体基板８３の表面に形成する。次に、フォト
リソグラフィ技術を用いて、図示されないフォトレジス
トマスクをイオン注入が必要な領域のみ開口するように
パターニングする。次に、イオン注入技術により例えば
リンやボロン等のイオン種を注入してウェル領域８４を
形成する。次に、Ｐ型半導体基板８３の表面に形成した
図示されない前記酸化膜を除去する。

【０００４】次に、Ｐ型半導体基板８３上の表面に、１
７ｎｍ程度の膜厚を有する酸化膜８５を形成する。次
に、フォトリソグラフィ技術を用いて、フォトレジスト
マスク８６を高性能トランジスタ形成領域８１が開口す
るようにパターニングする。次に、例えば希釈フッ酸を
用いて高性能トランジスタ形成領域８１内の酸化膜８５
を完全に除去する（図８（ａ））。

【０００５】次に、フォトレジストマスク８６を除去し
た後、５ｎｍ程度の膜厚を有する酸化膜８７を形成す
る。ここで、熱酸化法では既に形成された酸化膜８５中
を酸化種が拡散し、Ｐ型半導体基板８３との界面に到達
した後酸化反応が起こるため、酸化膜８７は酸化膜８５
の下面に位置する。次に、例えばポリシリコンやアモル
ファスシリコン等の材料をゲート電極材として酸化膜８
５の上面に形成する。次に、フォトリソグラフィ技術に
より、各トランジスタに対応したゲート電極寸法をパタ
ーニングした図示されないフォトレジストマスクを形成
する。次に、エッチング法によりゲート電極材を加工
し、図示されないフォトレジストマスクの除去及び洗浄
工程を組み合わせることで、高性能トランジスタのゲー
ト電極８８と、高耐圧トランジスタのゲート電極８９が
形成される（図８（ｂ））。

【０００６】次に、ゲート電極８８，８９の上面と側面
およびＰ型半導体基板８３の表面全体を覆うように、Ｔ
ＥＯＳ酸化膜を例えばＣＶＤ法等を用いて等方的に堆積
する。次に、例えばＲＩＥ法等を用いて、ＴＥＯＳ酸化
膜，酸化膜８５および酸化膜８７に対して異方性エッチ
ングを施す。異方性エッチングにより、ゲート電極８
８，８９の側面にサイドウォールスペーサ９０が形成さ
れる。次に、フォトリソグラフィ技術を用いて、図示さ
れないフォトレジストマスクを高性能トランジスタ形成
領域８１と高耐圧トランジスタ領域８２とが開口するよ
うにパターニングした後、イオン注入工程により不純物
領域９１がゲート電極８８，８９に対して自己整合的に
形成される。次に図示されないフォトレジストマスクを
除去する（図８（ｃ））。

【０００７】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されているので、高性能トラ
ンジスタと高耐圧トランジスタのサイドウォール幅が同
じであるために、それぞれのトランジスタのゲート電極
の端部から不純物領域までの距離Ｗが同じになるから、
高性能トランジスタの更なる高性能化と、高耐圧トラン
ジスタの高耐圧化及びリーク電流の抑制とを両立するこ
とが困難であるなどの課題があった。

【０００８】発明が解決しようとする課題について更に
詳細を説明する。高性能トランジスタにおいて、更に高
速動作を行うために、より低電圧で大電流を駆動できる
トランジスタ性能が要求されている。これを実現させる
製造方法として、ゲート電極のゲート長を縮小する製造
方法や、ゲート絶縁膜の厚さを薄くする製造方法などが
あり、さらに、ゲート電極の端部から半導体基板内に形
成された不純物領域までの距離を縮小する必要が生じて
いる。

【０００９】一方、高耐圧トランジスタにおいて、更に
高耐圧化を行うために、トランジスタのソース・ドレイ
ン間に１０Ｖ以上の電圧を印加してもリーク電流が発生
しないことが要求されている。これを実現させる製造方
法として、ゲート電極の端部から半導体基板内に形成さ
れた不純物領域までの距離を長くすることにより、実効
的な電界を緩和する製造方法がある。

【００１０】ゲート電極の端部から不純物領域までの距
離は、サイドウォール幅により制御されている。高性能
トランジスタや高耐圧トランジスタなど複数種類の半導
体素子を同一の半導体装置に混載する場合、従来の半導
体装置の製造方法では、高性能トランジスタと高耐圧ト
ランジスタのサイドウォール幅が同じであるので、必然
的に高性能トランジスタと高耐圧トランジスタのそれぞ
れのゲート電極の端部から不純物領域までの距離は同じ
になる。このため、高性能トランジスタの更なる高性能
化と、高耐圧トランジスタの高耐圧化及びリーク電流の
抑制とを両立することが困難であるという課題があっ
た。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、同一の半導体装置に混載された高
性能トランジスタと高耐圧トランジスタにおいて、高性
能トランジスタの更なる高性能化と、高耐圧トランジス
タの高耐圧化およびリーク電流の抑制とを両立すること
ができる半導体装置の製造方法を得ることを目的とす
る。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に電極を形成する工程
と、半導体基板上に第１の絶縁膜を等方的に堆積する工
程と、電極の側面に第１の絶縁膜を残すように第１の絶
縁膜を異方的に加工する工程と、半導体基板上に第１の
領域が開口するように第１のマスクを形成する工程と、
第１の領域に対して自己整合的に不純物領域を形成する
工程と、第１のマスクを除去する工程と、半導体基板上
に第２の絶縁膜を等方的に堆積する工程と、電極の側面
に第２の絶縁膜を残すように第２の絶縁膜を異方的に加
工する工程と、半導体基板上に第２の領域が開口するよ
うに第２のマスクを形成する工程と、第２の領域に対し
て自己整合的に不純物領域を形成する工程と、第２のマ
スクを除去する工程とを有するようにしたものである。

【００１３】この発明に係る半導体装置の製造方法は、
半導体基板上に電極を形成する工程と、半導体基板上に
第１の絶縁膜を等方的に堆積する工程と、半導体基板上
に第１の領域が開口するように第１のマスクを形成する
工程と、電極の側面に任意のサイドウォール幅が形成さ
れるように第１の絶縁膜に対して異方的な加工と等方的
な加工とを行う工程と、第１の領域に対して自己整合的
に不純物領域を形成する工程と、第１のマスクを除去す
る工程と、半導体基板上に第２の領域が開口するように
第２のマスクを形成する工程と、電極の側面に第１の絶
縁膜を残すように第１の絶縁膜を異方的に加工する工程
と、第２の領域に対して自己整合的に不純物領域を形成
する工程と、第２のマスクを除去する工程とを有するよ
うにしたものである。

【００１４】この発明に係る半導体装置の製造方法は、
半導体基板上に電極を形成する工程と、半導体基板上に
第１の絶縁膜を等方的に堆積する工程と、電極の側面に
第１の絶縁膜を残すように第１の絶縁膜を異方的に加工
する工程と、半導体基板上に第１の領域が開口するよう
に第１のマスクを形成する工程と、第１の領域に対して
自己整合的に不純物領域を形成する工程と、第１のマス
クを除去する工程と、半導体基板上に第２の絶縁膜を等
方的に堆積する工程と、半導体基板上に第３の領域が開
口するように第２のマスクを形成する工程と、電極の側
面に第２の絶縁膜を残すように第２の絶縁膜を異方的に
加工する工程と、第２のマスクを除去する工程と、半導
体基板上に高融点金属を堆積し熱処理を行うことにより
第３の領域をシリサイド化する工程と、半導体基板上に
第２の領域が開口するように第３のマスクを形成する工
程と、第２の領域に対して自己整合的に不純物領域を形
成する工程と、第３のマスクを除去する工程とを有する
ようにしたものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１から図５は、この発明の実施の形態
１による半導体装置の製造方法の製造工程を示す断面図
である。図において、１は高速動作を実現するために低
電圧で大電流を駆動できるトランジスタが形成される高
性能トランジスタ形成領域（第１の領域）であり、２は
トランジスタのソース・ドレイン間に高い電圧を印加さ
れてもリーク電流が発生しないトランジスタが形成され
る高耐圧トランジスタ形成領域（第２の領域）である。
高性能トランジスタ形成領域１と高耐圧トランジスタ形
成領域２は、同一の半導体基板上に存在する。図１から
図５を用いて実施の形態１による半導体装置の製造方法
を説明する。

【００１６】まず、Ｐ型半導体基板（半導体基板）３上
に例えば局所酸化法、またはシャロートレンチ法等によ
り図示されない素子分離領域を形成する。この段階で素
子分離領域以外はＰ型半導体基板３の表面が露出した状
態となる。

【００１７】次に、例えば熱酸化法を用いて１０００℃
程度の温度において１０ｎｍ程度の膜厚を有する酸化膜
４をＰ型半導体基板３の表面に形成する（図１
（ａ））。次に、フォトリソグラフィ技術を用いて、数
ミクロンの膜厚を有する図示されないフォトレジストマ
スクをイオン注入が必要な領域のみ開口するようにパタ
ーニングする。次に、イオン注入技術により例えばリン
やボロン等のイオン種を数百ＫｅＶのエネルギーにより
１０の１３乗個／ｃｍ^２程度の濃度で注入してウェル領
域５を形成する。次に、Ｐ型半導体基板３の表面に形成
した酸化膜４を、例えば希釈フッ酸を用いて完全に除去
する（図１（ｂ））。

【００１８】ウェル領域５を形成するためのイオン注入
を行う時に、ウェル領域５を形成するためにマスクとし
て用いた前記フォトレジストマスクを使用して、各種ト
ランジスタのしきい値電圧の調整のためや、あるいはパ
ンチスルーを抑制するため等の理由で、リンやボロンや
ヒ素などのイオン注入を同時に行ってもよい。また、半
導体基板の型はＰ型／Ｎ型のどちらでも良い。また、ウ
ェル領域５の形成方法は、フォトリソグラフィ技術を複
数回行うような製造方法でも良く、この時に複数種類の
半導体素子を形成できるようにウェル領域５の形成やし
きい値電圧の制御、パンチスルーの抑制を行っても良
い。さらに、ウェル領域５の形成は、イオン注入したイ
オン種を熱処理により拡散させることで形成してもよ
く、また、素子分離領域形成前に、ウェル領域５の形成
を行っても良い。

【００１９】次に高性能トランジスタ形成領域１および
高耐圧トランジスタ形成領域２におけるゲート絶縁膜と
ゲート電極形成工程の説明をする。特に高性能トランジ
スタと高耐圧トランジスタのゲート絶縁膜の膜厚をそれ
ぞれ異なるように形成する方法、より具体的には高性能
トランジスタのゲート絶縁膜は５ｎｍ程度の膜厚で形成
し、高耐圧トランジスタのゲート絶縁膜は２０ｎｍ程度
の膜厚で形成する方法について説明する。

【００２０】２０ｎｍ程度の膜厚を有する高耐圧トラン
ジスタのゲート絶縁膜を形成する場合、２度に分けて酸
化膜を形成する。特に２回目は、高性能トランジスタの
ゲート絶縁膜の形成と同時に行う。

【００２１】まず、Ｐ型半導体基板３上の表面に、例え
ば熱酸化法等を用いて１７ｎｍ程度の膜厚を有する酸化
膜６を形成する（図１（ｃ））。次に、フォトリソグラ
フィ技術を用いて、フォトレジストマスク７を高性能ト
ランジスタ形成領域１が開口するようにパターニングす
る。次に、例えば希釈フッ酸を用いて高性能トランジス
タ形成領域１内の酸化膜６を完全に除去する（図２
（ａ））。

【００２２】次に、フォトレジストマスク７を例えば硫
酸過水またはアンモニア過水等で除去する。この段階
で、高性能トランジスタ形成領域１はＰ型半導体基板３
の表面が露出した状態となり、高耐圧トランジスタ形成
領域２は１７ｎｍ程度の膜厚を有する酸化膜６によりＰ
型半導体基板３の表面が覆われた状態となる。次に、Ｐ
型半導体基板３の表面全体を洗浄した後に、例えば熱酸
化法等を用いて５ｎｍ程度の膜厚を有する酸化膜８を形
成する（図２（ｂ））。この段階で、高性能トランジス
タ形成領域１はＰ型半導体基板３の表面が５ｎｍ程度の
膜厚を有する酸化膜８により覆われた状態となり、高耐
圧トランジスタ形成領域２は１７ｎｍ程度の膜厚を有す
る酸化膜６の下面に３ｎｍ程度の膜厚を有する酸化膜８
が形成され、２０ｎｍ程度の膜厚を有する酸化膜が形成
される。ここで、高耐圧トランジスタ形成領域２の酸化
膜８が高性能トランジスタ形成領域１の酸化膜８よりも
薄い膜厚になる理由は、熱酸化法の酸化速度が膜厚増加
に伴い低下するためである。

【００２３】次に、上記酸化膜８を形成した後に、連続
して例えばポリシリコンやアモルファスシリコン等の材
料をゲート電極材９として酸化膜６の上面に形成する
（図２（ｃ））。連続して行うことで、ゲート電極材９
と酸化膜６との界面に異物が混入することを抑制し、ト
ランジスタの信頼性を向上する効果がある。また、ゲー
ト電極材９として、ポリシリコンやアモルファスシリコ
ン以外にも、タングステン等の高融点金属を含む複数種
類の材料を積層した薄膜やシリサイド構造、さらにはゲ
ート電極の上面に酸化膜等の絶縁膜が形成された複数種
類の材料を積層した構造であっても良い。

【００２４】次に、Ｉ線やエキシマ等の露光装置を用い
たフォトリソグラフィ技術により、各トランジスタに対
応したゲート電極寸法をパターニングしたフォトレジス
トマスクを形成する。次に、エッチング法によりゲート
電極材９を当該ゲート電極材９の材料と構造に最適な条
件で加工する。次に、フォトレジストマスクの除去及び
洗浄工程を組み合わせることで、高性能トランジスタの
ゲート電極（電極）１０と、高耐圧トランジスタのゲー
ト電極（電極）１１が形成される（図３（ａ））。ま
た、高耐圧トランジスタのゲート長は、高性能トランジ
スタのゲート長よりも長くすることで、それぞれに要求
される特性が確保しやすくなる。また、この段階でゲー
ト電極１０，１１をイオン注入工程におけるマスクの一
部として自己整合的にイオン注入を行っても良い。

【００２５】次に、ゲート電極１０，１１の上面と側面
およびＰ型半導体基板３の表面全体を覆うように、数十
ｎｍ程度の膜厚を有するＴＥＯＳ酸化膜（第１の絶縁
膜）１２をＣＶＤ法等を用いて等方的に堆積する（図３
（ｂ））。次に、例えばＲＩＥ法等を用いて、ＴＥＯＳ
酸化膜１２，酸化膜６および酸化膜８に対して異方性エ
ッチングを施す。異方性エッチングにより、ゲート電極
１０，１１の側面に第１のサイドウォールスペーサ１３
が形成される（図３（ｃ））。

【００２６】次に、フォトリソグラフィ技術を用いて、
フォトレジストマスク（第１のマスク）１４を高性能ト
ランジスタ形成領域１が開口するようにパターニングす
る。次に、フォトレジストマスク１４とゲート電極１０
と第１のサイドウォールスペーサ１３とをイオン注入に
対するマスクとして、例えばリン，ボロン，ヒ素等のイ
オン種を所定の注入エネルギーにより１０の１５乗個／
ｃｍ^２程度の濃度でイオン注入する。このイオン注入工
程により不純物領域１５がゲート電極１０に対して自己
整合的に形成される。ゲート電極１０の端部から不純物
領域１５までの距離ＷＡは、第１のサイドウォールスペ
ーサ１３のサイドウォール幅とおよそ等しくなる。（図
４（ａ））。

【００２７】次にフォトレジストマスク１４の除去工程
を行う。次に、ゲート電極１０，１１の上面と第１のサ
イドウォールスペーサ１３およびＰ型半導体基板３の表
面全体を覆うように、数十ｎｍ程度の膜厚を有するＴＥ
ＯＳ酸化膜（第２の絶縁膜）１６をＣＶＤ法等を用いて
等方的に堆積する（図４（ｂ））。次に、例えばＲＩＥ
法等を用いて、ＴＥＯＳ酸化膜１６に対して異方性エッ
チングを施す。異方性エッチングにより、ゲート電極１
０，１１の側面に第２のサイドウォールスペーサ１７が
形成される（図４（ｃ））。この段階で、高耐圧トラン
ジスタのゲート電極１１の側面に形成されたサイドウォ
ールスペーサは、第１のサイドウォールスペーサ１３の
サイドウォール幅と、第２のサイドウォールスペーサ１
７のサイドウォール幅とを加算したサイドウォール幅を
有する。

【００２８】次に、フォトリソグラフィ技術を用いて、
フォトレジストマスク（第２のマスク）１８を高耐圧ト
ランジスタ形成領域２が開口するようにパターニングす
る。次に、フォトレジストマスク１８とゲート電極１１
と第１のサイドウォールスペーサ１３と第２のサイドウ
ォールスペーサ１７とをイオン注入に対するマスクとし
て、例えばリン，ボロン，ヒ素等のイオン種を所定の注
入エネルギーにより所定の濃度をイオン注入する。この
イオン注入工程により不純物領域１９がゲート電極１０
に対して自己整合的に形成される。ゲート電極１１の端
部から不純物領域１９までの距離ＷＢは、第１のサイド
ウォールスペーサ１３のサイドウォール幅と、第２のサ
イドウォールスペーサ１７のサイドウォール幅とを加算
したサイドウォール幅とおおよそ等しくなる（図５
（ａ））。

【００２９】次に、フォトレジストマスク１８の除去工
程を行う（図５（ｂ））。この後は、多層配線形成工
程、パッシベーション形成工程等を経て、さらに、テス
ト工程、アセンブリ工程を実施するが、本発明の主要部
ではないので、その説明を省略する。

【００３０】以上のように、この実施の形態１によれ
ば、第１のサイドウォールスペーサ１３を形成した後
に、高性能トランジスタ形成領域１の不純物領域１５を
形成し、第２のサイドウォールスペーサ１７を形成した
後に、高耐圧トランジスタ形成領域２の不純物領域１９
を形成するようにしたので、高性能トランジスタ形成領
域１におけるゲート電極１０の端部から不純物領域１５
までの距離ＷＡと、高耐圧トランジスタ形成領域２にお
けるゲート電極１１の端部から不純物領域１９までの距
離ＷＢとの距離関係がＷＡ＜ＷＢとなるから、高性能ト
ランジスタの特性向上と高耐圧トランジスタの高耐圧化
及びリーク電流の抑制とを両立できるという効果を奏す
る。

【００３１】実施の形態２．図６は、この発明の実施の
形態２による半導体装置の製造方法の製造工程を示す断
面図である。図６において、図１〜図５と同一符号は同
一または相当部分を示すものとしてその説明を省略す
る。実施の形態２による半導体装置の製造方法は、実施
の形態１におけるゲート電極１０，１１の形成工程（図
３（ａ））まで実施の形態１と同一であるのでその説明
を省略する。

【００３２】次に、ゲート電極１０，１１の上面と側面
およびＰ型半導体基板３の表面全体を覆うように、１０
０ｎｍ程度の膜厚を有するＴＥＯＳ酸化膜（第１の絶縁
膜）２１をＣＶＤ法等を用いて等方的に堆積する。次
に、フォトリソグラフィ技術を用いて、フォトレジスト
マスク（第１のマスク）２２を高性能トランジスタ形成
領域１が開口するようにパターニングする。次に、例え
ばＲＩＥ法等を用いて、高性能トランジスタ形成領域１
のＴＥＯＳ酸化膜２１に対して、異方性エッチングと等
方性エッチングとをバランスよく合わせたエッチングを
施す。このエッチングにより、ゲート電極１０の側面に
第３のサイドウォールスペーサ２３が形成される。この
時、第３のサイドウォールスペーサ２３のサイドウォー
ル幅は、異方性エッチングのみにより形成されるサイド
ウォール幅よりも狭くなる。なお、エッチング工程にお
いて、一般にエッチング条件において圧力を上げるか、
もしくはパワーを下げることで等方性が増すことが知ら
れている。

【００３３】次に、フォトレジストマスク２２とゲート
電極１０と第３のサイドウォールスペーサ２３とをイオ
ン注入に対するマスクとして、例えばリン，ボロン，ヒ
素等のイオン種を所定の注入エネルギーにより１０の１
５乗個／ｃｍ^２程度の濃度でイオン注入する。このイオ
ン注入工程により不純物領域１５がゲート電極１０に対
して自己整合的に形成される（図６（ａ））。

【００３４】次にフォトレジストマスク２２の除去工程
を行う。次に、フォトリソグラフィ技術を用いて、フォ
トレジストマスク（第２のマスク）２４を高耐圧トラン
ジスタ形成領域２が開口するようにパターニングする。
次に、例えばＲＩＥ法等を用いて、高耐圧トランジスタ
形成領域２のＴＥＯＳ酸化膜２１に対して異方性エッチ
ングを施す。異方性エッチングにより、ゲート電極１１
の側面に第４のサイドウォールスペーサ２５が形成され
る。次に、フォトレジストマスク２４とゲート電極１１
と第４のサイドウォールスペーサ２５とをイオン注入に
対するマスクとして、例えばリン，ボロン，ヒ素等のイ
オン種を所定の注入エネルギーにより所定の濃度でイオ
ン注入する。このイオン注入工程により不純物領域１９
がゲート電極１１に対して自己整合的に形成される（図
６（ｂ））。

【００３５】次に、フォトレジストマスク２４の除去工
程を行う。この後は、多層配線形成工程、パッシベーシ
ョン形成工程等を経て、さらに、テスト工程、アセンブ
リ工程を実施するが、本発明の主要部ではないので、そ
の説明を省略する。

【００３６】以上のように、この実施の形態２によれ
ば、第３のサイドウォールスペーサ２３を異方性エッチ
ングと等方性エッチングとをバランスよく合わせてエッ
チングを施し形成した後に、高性能トランジスタ形成領
域１の不純物領域１５を形成し、第４のサイドウォール
スペーサ２５を異方性エッチングにより形成した後に、
高耐圧トランジスタ形成領域２の不純物領域１９を形成
するようにしたので、高性能トランジスタ形成領域１に
おけるゲート電極１０の端部から不純物領域１５までの
距離ＷＡと、高耐圧トランジスタ形成領域２におけるゲ
ート電極１１の端部から不純物領域１９までの距離ＷＢ
との距離関係がＷＡ＜ＷＢとなるから、高性能トランジ
スタの特性向上と高耐圧トランジスタの高耐圧化及びリ
ーク電流の抑制とを両立できるという効果を奏する。

【００３７】また、この実施の形態２によれば、高性能
トランジスタ形成領域１のサイドウォールスペーサ２３
および高耐圧トランジスタ形成領域２のサイドウォール
スペーサ２５は、同じＴＥＯＳ酸化膜２１をエッチング
することにより形成されるので、実施の形態１よりもＣ
ＶＤ工程が少なくなるから、製造工程の短縮ができると
いう効果を奏する。

【００３８】実施の形態３．図７は、この発明の実施の
形態３による半導体装置の製造方法の製造工程を示す断
面図である。図７において、図１〜図６と同一符号は同
一または相当部分を示すものとしてその説明を省略す
る。実施の形態３による半導体装置の製造方法は、実施
の形態１における不純物領域１５の形成工程（図４
（ａ））まで実施の形態１と同一であるのでその説明を
省略する。

【００３９】次にフォトレジストマスク１４を除去する
工程を行う。次に、ゲート電極１０，１１の上面と第１
のサイドウォールスペーサ１３およびＰ型半導体基板３
の表面全体を覆うように、数十ｎｍ程度の膜厚を有する
ＴＥＯＳ酸化膜（第２の絶縁膜）１６をＣＶＤ法等を用
いて等方的に堆積する。次に、フォトリソグラフィ技術
を用いて、図示されないフォトレジストマスク（第２の
マスク）をシリサイド化する領域（第３の領域）が開口
するようにパターニングする。次に、例えばＲＩＥ法等
を用いて、ＴＥＯＳ酸化膜１６に対して異方性エッチン
グを施す。異方性エッチングにより、ゲート電極１１の
側面に第２のサイドウォールスペーサ１７が形成される
と同時にシリサイド化する領域のＴＥＯＳ酸化膜１６が
エッチングにより除去されＰ型半導体基板３の表面が露
出した状態となる。次にフォトレジストマスクを除去す
る工程を行う。

【００４０】次に、例えばコバルト（Ｃｏ）等の高融点
金属をＰ型半導体基板３の全面にスパッタする。次にラ
ンプアニール等でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）処理（熱処理）を行うことにより、Ｔ
ＥＯＳ酸化膜１６がエッチングにより除去された領域に
おいて、Ｐ型半導体基板３とスパッタされたコバルト薄
膜とが反応し、ＣｏＳｉ３２が形成される。この時、Ｔ
ＥＯＳ酸化膜１６とコバルト薄膜との反応は発生しな
い。次に混酸処理を行うことで、ＴＥＯＳ酸化膜１６上
のコバルト薄膜のみが除去され、ＣｏＳｉ３２は除去さ
れない。つまり、Ｐ型半導体基板３の表面が露出してい
る部分のみ選択的にシリサイド化することができる。

【００４１】次に、フォトリソグラフィ技術を用いて、
フォトレジストマスク（第３のマスク）３１を高耐圧ト
ランジスタ形成領域２が開口するようにパターニングす
る。次に、フォトレジストマスク３１とゲート電極１１
と第１のサイドウォールスペーサ１３と第２のサイドウ
ォールスペーサ１７とをイオン注入に対するマスクとし
て、例えばリン，ボロン，ヒ素等のイオン種を所定の注
入エネルギーにより所定の濃度をイオン注入する。この
イオン注入工程により不純物領域３３がゲート電極１１
に対して自己整合的に形成される（図７）。

【００４２】次に、フォトレジストマスク３１の除去工
程を行う。この後は、多層配線形成工程、パッシベーシ
ョン形成工程等を経て、さらに、テスト工程、アセンブ
リ工程を実施するが、本発明の主要部ではないので、そ
の説明を省略する。

【００４３】以上のように、この実施の形態３によれ
ば、第１のサイドウォールスペーサ１３を形成した後
に、高性能トランジスタ形成領域１の不純物領域１５を
形成し、第２のサイドウォールスペーサ１７を形成した
後に、高耐圧トランジスタ形成領域２の不純物領域３３
を形成するようにしたので、高性能トランジスタ形成領
域１におけるゲート電極１０の端部から不純物領域１５
までの距離ＷＡと、高耐圧トランジスタ形成領域２にお
けるゲート電極１１の端部から不純物領域３３までの距
離ＷＢとの距離関係がＷＡ＜ＷＢとなるから、高性能ト
ランジスタの特性向上と高耐圧トランジスタの高耐圧化
及びリーク電流の抑制とを両立できるという効果を奏す
る。

【００４４】また、この実施の形態３によれば、第２の
サイドウォールスペーサ１７と、シリサイド化を行う領
域のＴＥＯＳ酸化膜１６の除去とを同時に行うようにし
たので、製造工程の短縮ができ、さらに、シリサイド化
工程を容易に導入することができるという効果を奏す
る。

【００４５】

【発明の効果】以上のように、この発明によれば、半導
体基板上に電極を形成する工程と、半導体基板上に第１
の絶縁膜を等方的に堆積する工程と、電極の側面に第１
の絶縁膜を残すように第１の絶縁膜を異方的に加工する
工程と、半導体基板上に第１の領域が開口するように第
１のマスクを形成する工程と、第１の領域に対して自己
整合的に不純物領域を形成する工程と、第１のマスクを
除去する工程と、半導体基板上に第２の絶縁膜を等方的
に堆積する工程と、電極の側面に第２の絶縁膜を残すよ
うに第２の絶縁膜を異方的に加工する工程と、半導体基
板上に第２の領域が開口するように第２のマスクを形成
する工程と、第２の領域に対して自己整合的に不純物領
域を形成する工程と、第２のマスクを除去する工程とを
有するように構成したので、高性能トランジスタ形成領
域におけるゲート電極の端部から不純物領域までの距離
が、高耐圧トランジスタ形成領域におけるゲート電極の
端部から不純物領域までの距離よりも短くなるから、高
性能トランジスタの特性向上と高耐圧トランジスタの高
耐圧化及びリーク電流の抑制とを両立できるという効果
を奏する。

【００４６】この発明によれば、半導体基板上に電極を
形成する工程と、半導体基板上に第１の絶縁膜を等方的
に堆積する工程と、半導体基板上に第１の領域が開口す
るように第１のマスクを形成する工程と、電極の側面に
任意のサイドウォール幅が形成されるように第１の絶縁
膜に対して異方的な加工と等方的な加工とを行う工程
と、第１の領域に対して自己整合的に不純物領域を形成
する工程と、第１のマスクを除去する工程と、半導体基
板上に第２の領域が開口するように第２のマスクを形成
する工程と、電極の側面に第１の絶縁膜を残すように第
１の絶縁膜を異方的に加工する工程と、第２の領域に対
して自己整合的に不純物領域を形成する工程と、第２の
マスクを除去する工程とを有するように構成したので、
高性能トランジスタ形成領域におけるゲート電極の端部
から不純物領域までの距離が、高耐圧トランジスタ形成
領域におけるゲート電極の端部から不純物領域までの距
離よりも短くなるから、高性能トランジスタの特性向上
と高耐圧トランジスタの高耐圧化及びリーク電流の抑制
とを両立できると共に、製造工程の短縮ができるという
効果を奏する。

【００４７】この発明によれば、半導体基板上に電極を
形成する工程と、半導体基板上に第１の絶縁膜を等方的
に堆積する工程と、電極の側面に第１の絶縁膜を残すよ
うに第１の絶縁膜を異方的に加工する工程と、半導体基
板上に第１の領域が開口するように第１のマスクを形成
する工程と、第１の領域に対して自己整合的に不純物領
域を形成する工程と、第１のマスクを除去する工程と、
半導体基板上に第２の絶縁膜を等方的に堆積する工程
と、半導体基板上に第３の領域が開口するように第２の
マスクを形成する工程と、電極の側面に第２の絶縁膜を
残すように第２の絶縁膜を異方的に加工する工程と、第
２のマスクを除去する工程と、半導体基板上に高融点金
属を堆積し熱処理を行うことにより第３の領域をシリサ
イド化する工程と、半導体基板上に第２の領域が開口す
るように第３のマスクを形成する工程と、第２の領域に
対して自己整合的に不純物領域を形成する工程と、第３
のマスクを除去する工程とを有するように構成したの
で、高性能トランジスタ形成領域におけるゲート電極の
端部から不純物領域までの距離が、高耐圧トランジスタ
形成領域におけるゲート電極の端部から不純物領域まで
の距離よりも短くなるから、高性能トランジスタの特性
向上と高耐圧トランジスタの高耐圧化及びリーク電流の
抑制とを両立でき、さらに、シリサイド化工程を容易に
導入することができるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
製造方法の製造工程を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
製造方法の製造工程を示す断面図である。

【図３】 この発明の実施の形態１による半導体装置の
製造方法の製造工程を示す断面図である。

【図４】 この発明の実施の形態１による半導体装置の
製造方法の製造工程を示す断面図である。

【図５】 この発明の実施の形態１による半導体装置の
製造方法の製造工程を示す断面図である。

【図６】 この発明の実施の形態２による半導体装置の
製造方法の製造工程を示す断面図である。

【図７】 この発明の実施の形態３による半導体装置の
製造方法の製造工程を示す断面図である。

【図８】 従来の半導体装置の製造方法の製造工程を示
す断面図である。

【符号の説明】

１ 高性能トランジスタ形成領域（第１の領域）、２
高耐圧トランジスタ形成領域（第２の領域）、３ Ｐ型
半導体基板（半導体基板）、４ 酸化膜、５ウェル領
域、６ 酸化膜、７ フォトレジストマスク、８ 酸化
膜、９ ゲート電極材、１０ 高性能トランジスタのゲ
ート電極（電極）、１１ 高耐圧トランジスタのゲート
電極（電極）、１２ ＴＥＯＳ酸化膜（第１の絶縁
膜）、１３第１のサイドウォールスペーサ、１４ フォ
トレジストマスク（第１のマスク）、１５ 不純物領
域、１６ ＴＥＯＳ酸化膜（第２の絶縁膜）、１７ 第
２のサイドウォールスペーサ、１８ フォトレジストマ
スク（第２のマスク）、１９不純物領域、２１ ＴＥＯ
Ｓ酸化膜（第１の絶縁膜）、２２ フォトレジストマス
ク（第１のマスク）、２３ 第３のサイドウォールスペ
ーサ、２４ フォトレジストマスク（第２のマスク）、
２５ 第４のサイドウォールスペーサ、３１フォトレジ
ストマスク（第３のマスク）、３２ 高融点金属、３３
不純物領域、ＷＡ 高性能トランジスタ形成領域にお
けるゲート電極の端部から不純物領域までの距離、ＷＢ
高耐圧トランジスタ形成領域におけるゲート電極の端
部から不純物領域までの距離。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に電極を形成する工程と、
   前記半導体基板上に第１の絶縁膜を等方的に堆積する工
   程と、前記電極の側面に前記第１の絶縁膜を残すように
   前記第１の絶縁膜を異方的に加工する工程と、前記半導
   体基板上に第１の領域が開口するように第１のマスクを
   形成する工程と、前記第１の領域に対して自己整合的に
   不純物領域を形成する工程と、前記第１のマスクを除去
   する工程と、前記半導体基板上に第２の絶縁膜を等方的
   に堆積する工程と、前記電極の側面に前記第２の絶縁膜
   を残すように前記第２の絶縁膜を異方的に加工する工程
   と、前記半導体基板上に第２の領域が開口するように第
   ２のマスクを形成する工程と、前記第２の領域に対して
   自己整合的に不純物領域を形成する工程と、前記第２の
   マスクを除去する工程とを有する半導体装置の製造方
   法。
2. 【請求項２】 半導体基板上に電極を形成する工程と、
   前記半導体基板上に第１の絶縁膜を等方的に堆積する工
   程と、前記半導体基板上に第１の領域が開口するように
   第１のマスクを形成する工程と、前記電極の側面に任意
   のサイドウォール幅が形成されるように前記第１の絶縁
   膜に対して異方的な加工と等方的な加工とを行う工程
   と、前記第１の領域に対して自己整合的に不純物領域を
   形成する工程と、前記第１のマスクを除去する工程と、
   前記半導体基板上に第２の領域が開口するように第２の
   マスクを形成する工程と、前記電極の側面に前記第１の
   絶縁膜を残すように前記第１の絶縁膜を異方的に加工す
   る工程と、前記第２の領域に対して自己整合的に不純物
   領域を形成する工程と、前記第２のマスクを除去する工
   程とを有する半導体装置の製造方法。
3. 【請求項３】 半導体基板上に電極を形成する工程と、
   前記半導体基板上に第１の絶縁膜を等方的に堆積する工
   程と、前記電極の側面に前記第１の絶縁膜を残すように
   前記第１の絶縁膜を異方的に加工する工程と、前記半導
   体基板上に第１の領域が開口するように第１のマスクを
   形成する工程と、前記第１の領域に対して自己整合的に
   不純物領域を形成する工程と、前記第１のマスクを除去
   する工程と、前記半導体基板上に第２の絶縁膜を等方的
   に堆積する工程と、前記半導体基板上に第３の領域が開
   口するように第２のマスクを形成する工程と、前記電極
   の側面に前記第２の絶縁膜を残すように前記第２の絶縁
   膜を異方的に加工する工程と、前記第２のマスクを除去
   する工程と、前記半導体基板上に高融点金属を堆積し熱
   処理を行うことにより前記第３の領域をシリサイド化す
   る工程と、前記半導体基板上に第２の領域が開口するよ
   うに第３のマスクを形成する工程と、前記第２の領域に
   対して自己整合的に不純物領域を形成する工程と、前記
   第３のマスクを除去する工程とを有する半導体装置の製
   造方法。