JP4348757B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon on Insulator）構造の半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
ＳＯＩ構造を有するＭＯＳＦＥＴ（以下「ＳＯＩ ＭＯＳＦＥＴ」という。）においては、ゲート電極直下のＳｉ活性層の厚さはしきい値電圧などの素子特性に影響するパラメータとして薄く、また、ソース領域およびドレイン領域の部分のＳｉ活性層の厚さはそれらの寄生抵抗に影響するパラメータとして厚くすることが望ましい。
【０００３】
このようにＳＯＩ ＭＯＳＦＥＴにおいて局所的にＳｉ活性層の厚さを変化させた構造として溝ゲートと呼ばれるものがあり、その形成方法として、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon）法を用いた次のようなプロセスが知られている（例えば、IEEE Electron Device Lett.,vol.15,pp.22-24）。すなわち、この方法では、まず、ＳＯＩ基板上にゲート電極形成部位が開口した酸化マスクを形成した後、この酸化マスクを用いてＳｉ活性層を熱酸化することによりゲート電極形成部位に選択的に酸化膜を形成する。次に、この酸化膜をエッチング除去する。これによって、ゲート電極形成部位のＳｉ活性層が除去される。このようにして形成された溝の底部にゲート絶縁膜を介してゲート電極が形成される。
【０００４】
この方法により形成されたＳＯＩ ＭＯＳＦＥＴの一例の構造を図１３、図１４および図１５に示す。ここで、図１３はこのＳＯＩ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図１４はこのＳＯＩ ＭＯＳＦＥＴの平面図、図１５は図１４のＸＶ−ＸＶ線に沿っての断面図である。図１３は図１４のＸＩＩＩ−ＸＩＩＩ線に沿っての拡大断面図である。
【０００５】
図１３、図１４および図１５に示すように、この従来のＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ基板１０１上に、素子分離酸化膜１０２により囲まれてＳｉ活性層１０３が形成されている。ゲート電極部位におけるこのＳｉ活性層１０３の表面には、このＳｉ活性層１０３をＬＯＣＯＳ法により選択的に酸化することにより形成された酸化膜を除去することにより溝１０３ａが形成されている。そして、この溝１０３ａの底部にゲート絶縁膜１０４を介してゲート電極１０５が形成されている。このゲート電極１０５の側壁にはサイドウォール１０６が形成されている。Ｓｉ活性層１０３中には、ゲート電極１０５に対して自己整合的にソース領域１０７およびドレイン領域１０８が形成されている。これらのソース領域１０８およびドレイン領域１０９は、サイドウォール１０６の下側の部分に低不純物濃度部１０７ａ、１０８ａを有し、いわゆるＬＤＤ（Lightly Doped Drain)構造となっている。さらに、これらのソース領域１０７およびドレイン領域１０８の上部には金属シリサイド膜１０９、１１０がそれぞれ形成されている。
【０００６】
このＳＯＩ ＭＯＳＦＥＴによれば、図１３に示すように、ＬＯＣＯＳ法により形成された酸化膜を除去することによりＳｉ活性層１０３に溝１０３ａが形成されていることにより、ゲート電極１０５の直下の部分のみＳｉ活性層１０３が薄くなっており、この意味では所望の構造が得られている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のＳＯＩ ＭＯＳＦＥＴにおいては、ＬＯＣＯＳ法により形成された酸化膜をエッチングにより除去する際に、Ｓｉ活性層１０３や素子間分離酸化膜１０２の表面もオーバーエッチングによりエッチングされる。特に、図１４において円で囲んだ部分はＬＯＣＯＳ法による酸化時に酸化膜が形成されやすく、さらに、まずオーバーエッチングが進む素子間分離酸化膜１０２の側面からもＳｉ活性層１０３がエッチングされるため、図１５に示すように、Ｓｉ活性層１０３の端部の厚さが特に薄くなることになる。
【０００８】
これにより、このＳＯＩ ＭＯＳＦＥＴを動作させた場合、図１５において点線の円で示した部分に図中矢印で示す方向から過大に電界が集中し、この部分のしきい値電圧の低下やキンク現象などの素子特性にとって悪影響を引き起こす可能性が高い。
【０００９】
この発明の目的は、以上のような従来技術の課題を解決し、特性の良好なＳＯＩ ＭＯＳＦＥＴなどのＳＯＩ構造による半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
ＳＯＩ構造を有する半導体装置において、
ＳＯＩ構造において、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい
ことを特徴とするものである。
【００１１】
ここでは、「ＳＯＩ」という用語は、絶縁体上のＳｉ層（Silicon on Insulator）を含む、絶縁体上の半導体層（Semiconductor on Insulator）を意味するものとする（以下同様）。
【００１２】
第１の発明において、典型的には、ＳＯＩ構造を構成する半導体層は絶縁体によって囲まれており、外部と電気的に絶縁されている。また、典型的には、このＳＯＩ構造を構成する半導体層が互いに分離して複数設けられており、これらの半導体層のうちの少なくとも一つの半導体層側に絶縁体が張り出している。
【００１３】
第１の発明においては、典型的には、半導体層にＭＩＳトランジスタが設けられている。そして、このＭＩＳトランジスタのゲート電極の直下の部分の絶縁体が半導体層側に張り出しており、絶縁体が張り出した部分の半導体層の厚さがＭＩＳトランジスタのソース領域およびドレイン領域の部分の半導体層の厚さよりも小さい。
【００１４】
第１の発明の一つの典型的な例では、絶縁体が張り出した半導体層にフルディプリーション（Full Depletion) 型ＭＩＳトランジスタが設けられ、絶縁体が張り出していない半導体層にパーシャルディプリーション（Partial Depletion)型ＭＩＳトランジスタが設けられる。ここで、フルディプリーション型ＭＩＳトランジスタとは、動作時に空乏層が半導体層の下の絶縁体付近まで到達しているＭＩＳトランジスタを意味し、急峻なサブスレショルド特性を持つと言われている。また、パーシャルディプリーション型ＭＩＳトランジスタとは、動作時に空乏層が半導体層の下の絶縁体付近まで到達していないＭＩＳトランジスタを意味し、活性層である半導体層の厚さのばらつきに比較的強いと言われている。
【００１５】
第１の発明の他の一つの例では、絶縁体が張り出した部分の半導体層の厚さがＭＩＳトランジスタのチャネル幅方向に変化している。そして、ＭＩＳトランジスタがフルディプリーション型ＭＩＳトランジスタ部とパーシャルディプリーション型ＭＩＳトランジスタ部とを有する。すなわち、半導体層の厚さがＭＩＳトランジスタのチャネル幅方向に変化していることにより、厚さが小さい部分をフルディプリーション型ＭＩＳトランジスタ部とし、厚さが大きい部分をパーシャルディプリーション型ＭＩＳトランジスタ部とすることができる。
【００１６】
この発明の第２の発明は、
ＳＯＩ構造を有し、このＳＯＩ構造において、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい半導体装置の製造方法において、
ＳＯＩ基板を形成する工程と、
ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化する工程とを有する
ことを特徴とするものである。
【００１７】
第２の発明においては、典型的には、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層に部分的に酸素をイオン注入した後、熱処理を行うことにより酸素がイオン注入された部分の半導体層を酸化して半導体層を部分的に絶縁体化する。より具体的には、例えば、ＳＯＩ基板上にゲート電極形成部位が開口したマスクを形成し、このマスクを用いて酸素をイオン注入し、マスクを除去した後、半導体層上にゲート絶縁膜を介してゲート電極を形成する。あるいは、ＳＯＩ基板上にゲート電極形成部位が開口したマスクを形成し、このマスクを用いて酸素をイオン注入し、マスクの開口部にゲート絶縁膜を介してゲート電極を形成した後、マスクを除去する。後者の方法では、半導体層のうち絶縁体化する部分、したがってＳＯＩ構造において絶縁体が半導体層側に張り出した部分とゲート電極とを自己整合的に形成することができる。
【００１８】
上述のように構成されたこの発明の第１の発明によれば、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さいことにより、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを形成する場合、良好なサブスレショルド特性の確保および電流駆動能力の向上を図ることができる。しかも、半導体層側への絶縁体の張り出しにより半導体層を局所的に薄くしていることにより、ＬＯＣＯＳ法により半導体層に形成した酸化膜を除去することにより半導体層を局所的に薄くする従来の技術における問題、すなわち半導体層の端部が薄くなり、その部分で電界集中が生じることによる特性の劣化の問題を回避することができる。
【００１９】
また、この発明の第２の発明によれば、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化することにより、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい構造を容易に形成することができる。
【００２０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００２１】
図１〜図３はこの発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す。ここで、図１はこのＳＯＩ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図２はこのＳＯＩ ＭＯＳＦＥＴの平面図、図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図である。図１は図２のＩ−Ｉ線に沿っての拡大断面図である。
【００２２】
図１、図２および図３に示すように、この一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ基板１上に、例えばＳｉＯ2 膜からなる素子間分離酸化膜２により囲まれて、表面が平坦な島状のＳｉ活性層３が形成されている。このＳｉ活性層３上にはゲート絶縁膜４を介してゲート電極５が形成されている。ゲート絶縁膜４としては例えばＳｉＯ2 膜が用いられる。また、ゲート電極５は、不純物がドープされた多結晶Ｓｉ膜や、その上に高融点金属シリサイド膜が積層されたポリサイド膜などからなる。このゲート電極５の側壁には例えばＳｉＯ2 のような絶縁体からなるサイドウォール６が設けられている。Ｓｉ活性層３中には、ゲート電極５に対して自己整合的にソース領域７およびドレイン領域８が形成されている。これらのソース領域７およびドレイン領域８は、このＳＯＩ ＭＯＳＦＥＴがｎチャネルの場合にはｎ型であり、このＳＯＩ ＭＯＳＦＥＴがｐチャネルの場合にはｐ型である。これらのソース領域７およびドレイン領域８は、サイドウォール６の下側の部分に低不純物濃度部７ａ、８ａを有し、ＬＤＤ構造となっている。さらに、これらのソース領域７およびドレイン領域８の上部には例えばＴｉシリサイド膜やＣｏシリサイド膜などの金属シリサイド膜９、１０がそれぞれ形成されている。
【００２３】
この一実施形態においては、ゲート電極５の直下の部分における素子間分離酸化膜２にＳｉ活性層３側に張り出した張り出し部２ａが形成されており、これによってゲート電極５の直下の部分のＳｉ活性層３の厚さがその他の部分のＳｉ活性層３の厚さよりも小さくなっている。この場合、ゲート電極５の直下の部分のＳｉ活性層３の厚さはしきい値電圧などの素子特性を考慮して、動作時の空乏層幅などのパラメータに対して、十分な薄さになるように設計されている。また、ソース領域７およびドレイン領域８の直下の部分のＳｉ活性層３の厚さは、これらのソース領域７およびドレイン領域８の寄生抵抗が小さくなるように十分な厚さに設定されている。
【００２４】
なお、図示は省略するが、実際にはこのＳＯＩ ＭＯＳＦＥＴを覆うように層間絶縁膜が形成され、この層間絶縁膜に所定のコンタクトホールが形成され、さらに上層の配線が形成される。
【００２５】
次に、上述のように構成されたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例について説明する。
【００２６】
この第１の例においては、まず、図４に示すように、通常のＳＯＩ基板製造プロセスを用いて、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。このＳＯＩ基板製造プロセスとしては様々なものが知られているが、その一例を挙げると、いわゆるＳＩＭＯＸ（Separation by Implanted Oxygen）法と呼ばれるものである。この方法では、Ｓｉ基板１中に酸素をイオン注入し、この酸素注入層に酸化によって層状の酸化膜を形成することによって得られるＳＯＩ基板、すなわちＳＩＭＯＸ基板上に、ＬＯＣＯＳ法により横方向の素子分離酸化膜を形成することにより、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。
【００２７】
次に、このＳＯＩ基板上にゲート電極形成部位が開口した例えばフォトレジストからなるマスク１１をリソグラフィーにより形成した後、このマスク１１を用いてＳｉ活性層３中に酸素をイオン注入する。このイオン注入においては、加速エネルギーは注入された酸素がＳｉ活性層３と素子分離酸化膜２との界面付近に到達するように設定し、ドーズ量は最終的に形成される素子分離酸化膜２の張り出し部２ａの部分のＳｉ活性層３の厚さが適切な値になるように設定される。この酸素のイオン注入により、Ｓｉ活性層３の底部に酸素注入層１２が形成される（図４において、注入された酸素を＋で示す）。なお、この酸素のイオン注入によるＳｉ活性層３の表面の荒れを防止する目的で、この酸素のイオン注入を行う前に、あらかじめＳｉ活性層３の表面に酸化膜を形成しておき、この酸化膜を介して酸素のイオン注入を行うようにしてもよい。
【００２８】
次に、プラズマアッシングなどによりマスク１１を除去した後、熱処理を行うことにより、Ｓｉ活性層３中に形成された酸素注入層１２を酸化する。この熱処理の温度は、ＳＩＭＯＸ基板作製時と同様に例えば１３００℃程度である。これによって、図５に示すように、ゲート電極形成部位の直下の部分の素子間分離酸化膜２に張り出し部２ａが形成される。
【００２９】
次に、図６に示すように、Ｓｉ活性層３の表面を例えば熱酸化法により酸化してゲート絶縁膜４を形成し、さらにこのゲート絶縁膜４上に例えばＣＶＤ法などによりゲート電極形成用の材料からなる膜を形成した後、これらの膜を例えば反応性イオンエッチング（ＲＩＥ）法によりパターニングすることによりゲート電極５を形成する。なお、酸素のイオン注入を行う前にＳｉ活性層３の表面に酸化膜を形成しておく場合には、ゲート絶縁膜４を形成する前にこの酸化膜を除去する。
【００３０】
次に、このゲート電極５をマスクとして、チャネル導電型と同一導電型の不純物をＳｉ活性層３中に低濃度にイオン注入する。次に、基板全面に例えばＣＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜をＲＩＥ法によりエッチバックすることにより、図１に示すように、ゲート電極５の側壁にサイドウォール６を形成する。次に、このサイドウォール６およびゲート電極５をマスクとして、チャネル導電型と同一導電型の不純物をＳｉ活性層３中に高濃度にイオン注入する。この後、必要に応じて、注入不純物の電気的活性化のための熱処理を行う。これによって、Ｓｉ活性層３中にソース領域７およびドレイン領域８が、ゲート電極５に対して自己整合的に形成される。
【００３１】
次に、通常のシリサイド化法により、ソース領域７およびドレイン領域８の上部をシリサイド化して金属シリサイド膜９、１０をそれぞれ形成する。
【００３２】
この後、層間絶縁膜の形成、コンタクトホールの形成、上層配線の形成などの必要な工程を経て、目的とするＳＯＩ ＭＯＳＦＥＴを完成させる。
【００３３】
次に、上述のように構成されたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例について説明する。
【００３４】
この第２の例においては、まず、図７に示すように、第１の例と同様な方法により、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。
【００３５】
次に、このＳＯＩ基板上にゲート電極形成部位が開口した例えば無機材料からなるマスク１１を形成した後、このマスク１１を用いてＳｉ活性層３中に第１の例で述べたと同様な条件で酸素をイオン注入することにより、Ｓｉ活性層３の底部に酸素注入層１２を形成する。このマスク１１の材料としては、具体的には、酸化膜、例えば窒素シリケートガラス（ＮＳＧ）膜が用いられる。なお、第１の例の場合と同様に、この酸素のイオン注入を行う前に、あらかじめマスク１１の開口部におけるＳｉ活性層３の表面に酸化膜を形成しておき、この酸化膜を介して酸素のイオン注入を行うようにしてもよい。
【００３６】
次に、Ｓｉ活性層３中に形成された酸素注入層１２を酸化する。この熱処理の温度は第１の例と同様に例えば１３００℃程度である。これによって、図８に示すように、ゲート電極形成部位の直下の部分の素子間分離酸化膜２に張り出し部２ａが形成される。
【００３７】
次に、マスク１１の開口部におけるＳｉ活性層３の表面を例えば熱酸化法により酸化してゲート絶縁膜４を形成する。なお、このゲート絶縁膜４を形成するための熱処理により、酸素注入層１２を酸化して素子間分離酸化膜２の張り出し部２ａを形成するための熱処理を兼用してもよい。
【００３８】
次に、例えばＣＶＤ法などにより基板全面にゲート電極形成用の膜を形成した後、この膜をマスク１１が露出するまでＲＩＥ法によりエッチバックしたり、ＣＭＰ（Chemical Mechanical Polishing)法により研磨したりすることによって、マスク１１の開口部以外の部分を除去する。これによって、図９に示すように、マスク１１の開口部にゲート電極５が形成される。この場合、このゲート電極５はマスク１１の開口部に対して自己整合的に形成され、また、素子間分離酸化膜２の張り出し部２ａもマスク１１の開口部に対して自己整合的に形成されることから、このゲート電極５は、素子間分離酸化膜２の張り出し部２ａに対して自己整合的に形成される。
【００３９】
次に、ＲＩＥ法などによりマスク１１をエッチング除去した後、第１の例と同様にしてサイドウォール６の形成以降の工程を進めて、図１に示すＳＯＩ ＭＯＳＦＥＴを完成させる。
【００４０】
以上の第１の例および第２の例による製造方法によれば、ゲート電極５の直下の部分の素子間分離酸化膜２に張り出し部２ａを容易に形成することができ、それによってゲート電極５の直下の部分のＳｉ活性層３の厚さを局所的に薄くすることができる。また、特に、第２の例によれば、ゲート電極５を素子間分離酸化膜２の張り出し部２ａに対して自己整合的に形成することができるので、ＦＥＴ特性の制御性の向上を図ることができるとともに、素子の微細化を図る上で有利である。
【００４１】
以上のように、この一実施形態によれば、次のような種々の利点を得ることができる。すなわち、ゲート電極５の直下の部分の素子間分離酸化膜２がＳｉ活性層３側に張り出していることにより、ゲート電極５の直下の部分のＳｉ活性層３の厚さを局所的に十分に薄くすることができ、サブスレショルド特性などのＦＥＴ特性の制御性の向上を図ることができる。また、ソース領域７およびドレイン領域８の部分のＳｉ活性層３の厚さを局所的に十分に厚くすることができるため、ソース領域７およびドレイン領域８の寄生抵抗を十分に小さくすることができ、電流駆動能力などのＦＥＴ特性の向上を図ることができる。すなわち、Ｓｉ活性層３の厚さを一様に設計する場合にはトレードオフの関係にある両者の改善を、Ｓｉ活性層３の局所的な膜厚制御技術により同時に達成することができる。
【００４２】
また、この一実施形態においては、素子間分離酸化膜２に張り出し部２ａを設けることによって、ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さくしていることにより、すでに述べた従来のＳＯＩ ＭＯＳＦＥＴにおけるように、Ｓｉ活性層にＬＯＣＯＳ法により形成された酸化膜をエッチングすることによりゲート電極の直下の部分のＳｉ活性層の厚さを小さくする場合に生じる問題、すなわちそのエッチング時にＳｉ活性層の端部が薄くなってその部分で電界集中が生じ、特性の悪化を招く問題を回避することができる。
【００４３】
さらに、例えば、ＳＯＩ ＭＯＳＬＳＩにおいて、その一部のＳＯＩ ＭＯＳＦＥＴに、ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さくしたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴを用い、他のＳＯＩ ＭＯＳＦＥＴにＳｉ活性層３の厚さが一様なＳＯＩ ＭＯＳＦＥＴを用いることにより、素子ごとにゲート電極５の直下の部分のＳｉ活性層３の厚さを制御することができる。そして、例えば、この一実施形態によるＳＯＩ ＭＯＳＦＥＴをフルディプリーション型のＳＯＩ ＭＯＳＦＥＴとして用い、Ｓｉ活性層３の厚さが一様なＳＯＩＭＯＳＦＥＴをパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴとして用いることができることにより、これらのフルディプリーション型のＳＯＩ ＭＯＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴの特徴を活かした回路を構成することができ、ＬＳＩの設計の幅が広がる。
【００４４】
より具体的には、例えば、サブスレショルド特性に優れたフルディプリーション型のＳＯＩ ＭＯＳＦＥＴを基本とし、高負荷を駆動する一部のＳＯＩ ＭＯＳＦＥＴをＤＴＭＯＳ（Dynamic Threshold ＭＯＳＦＥＴ）とすることにより、高速化および低消費電力化を図ることができるＬＳＩ設計が可能となる。ここで、ＤＴＭＯＳとは、パーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴのボディ端子とゲート端子とを短絡結線したものである。図１０にＤＴＭＯＳの等価回路を示す。また、図１１および図１２にＤＴＭＯＳの構造の一例を示す。ここで、図１１は平面図、図１２は図１１のＸＩＩ−ＸＩＩ線に沿っての断面図である。図１１および図１２において、符号１３はＳｉ活性層３にコンタクトした配線を示し、ゲート電極５と電気的に接続されている。
【００４５】
さらにまた、この一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいて、素子間分離酸化膜２の張り出し部２ａの高さをチャネル幅方向に変化させて、ゲート電極５の直下の部分のＳｉ活性層３の厚さをチャネル幅方向に変化させることにより、一つのＳＯＩ ＭＯＳＦＥＴ内に部分的にフルディプリーション型のＳＯＩＭＯＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴを作り込むことができる。
【００４６】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００４７】
例えば、上述の一実施形態において挙げた構造、材料、プロセスなどはあくまでも例にすぎず、必要に応じて、これらと異なる構造、材料、プロセスなどを用いてもよい。
【００４８】
具体的には、上述の一実施形態においては、ＬＤＤ構造を有するＳＯＩ ＭＯＳＦＥＴにこの発明を適用した場合について説明したが、この発明は、ＬＤＤ構造を有しないＳＯＩ ＭＯＳＦＥＴに適用することができることは言うまでもない。この場合、サイドウォール６も、他の目的で使用する必要がない限り、形成する必要がない。
【００４９】
また、上述の一実施形態においては、Ｓｉ活性層３にＳＯＩ ＭＯＳＦＥＴを形成する場合について説明したが、場合によっては、Ｓｉ活性層３にＳＯＩ ＭＥＳＦＥＴを形成してもよい。さらには、Ｓｉ活性層３の代わりにＧａＡｓなどの化合物半導体からなる活性層を用い、この活性層にＳＯＩ ＧａＡｓＭＥＳＦＥＴなどを形成してもよい。
【００５０】
【発明の効果】
以上述べたように、この発明による半導体装置によれば、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さいことにより、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを形成する場合、良好なサブスレショルド特性の確保および電流駆動能力の向上を図ることができるとともに、半導体層の端部が薄くなることに起因する電界集中による特性劣化の問題を解消することができる。
【００５１】
また、この発明による半導体装置の製造方法によれば、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化することにより、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい構造を容易に形成することができ、これによって上記の半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す断面図である。
【図２】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿っての断面図である。
【図４】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図５】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図６】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図７】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図８】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図９】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図１０】ＤＴＭＯＳの等価回路図である。
【図１１】ＤＴＭＯＳの平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿っての断面図である。
【図１３】従来のＳＯＩ ＭＯＳＦＥＴを示す断面図である。
【図１４】従来のＳＯＩ ＭＯＳＦＥＴを示す平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿っての断面図である。
【符号の説明】
１・・・Ｓｉ基板、２・・・素子分離酸化膜、２ａ・・・張り出し部、３・・・Ｓｉ活性層、４・・・ゲート絶縁膜、５・・・ゲート電極、７・・・ソース領域、８・・・ドレイン領域、１１・・・マスク、１２・・・酸素注入層
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon on Insulator）構造の半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
ＳＯＩ構造を有するＭＯＳＦＥＴ（以下「ＳＯＩ ＭＯＳＦＥＴ」という。）においては、ゲート電極直下のＳｉ活性層の厚さはしきい値電圧などの素子特性に影響するパラメータとして薄く、また、ソース領域およびドレイン領域の部分のＳｉ活性層の厚さはそれらの寄生抵抗に影響するパラメータとして厚くすることが望ましい。
【０００３】
このようにＳＯＩ ＭＯＳＦＥＴにおいて局所的にＳｉ活性層の厚さを変化させた構造として溝ゲートと呼ばれるものがあり、その形成方法として、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon）法を用いた次のようなプロセスが知られている（例えば、IEEE Electron Device Lett.,vol.15,pp.22-24）。すなわち、この方法では、まず、ＳＯＩ基板上にゲート電極形成部位が開口した酸化マスクを形成した後、この酸化マスクを用いてＳｉ活性層を熱酸化することによりゲート電極形成部位に選択的に酸化膜を形成する。次に、この酸化膜をエッチング除去する。これによって、ゲート電極形成部位のＳｉ活性層が除去される。このようにして形成された溝の底部にゲート絶縁膜を介してゲート電極が形成される。
【０００４】
この方法により形成されたＳＯＩ ＭＯＳＦＥＴの一例の構造を図１３、図１４および図１５に示す。ここで、図１３はこのＳＯＩ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図１４はこのＳＯＩ ＭＯＳＦＥＴの平面図、図１５は図１４のＸＶ−ＸＶ線に沿っての断面図である。図１３は図１４のＸＩＩＩ−ＸＩＩＩ線に沿っての拡大断面図である。
【０００５】
図１３、図１４および図１５に示すように、この従来のＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ基板１０１上に、素子分離酸化膜１０２により囲まれてＳｉ活性層１０３が形成されている。ゲート電極部位におけるこのＳｉ活性層１０３の表面には、このＳｉ活性層１０３をＬＯＣＯＳ法により選択的に酸化することにより形成された酸化膜を除去することにより溝１０３ａが形成されている。そして、この溝１０３ａの底部にゲート絶縁膜１０４を介してゲート電極１０５が形成されている。このゲート電極１０５の側壁にはサイドウォール１０６が形成されている。Ｓｉ活性層１０３中には、ゲート電極１０５に対して自己整合的にソース領域１０７およびドレイン領域１０８が形成されている。これらのソース領域１０８およびドレイン領域１０９は、サイドウォール１０６の下側の部分に低不純物濃度部１０７ａ、１０８ａを有し、いわゆるＬＤＤ（Lightly Doped Drain)構造となっている。さらに、これらのソース領域１０７およびドレイン領域１０８の上部には金属シリサイド膜１０９、１１０がそれぞれ形成されている。
【０００６】
このＳＯＩ ＭＯＳＦＥＴによれば、図１３に示すように、ＬＯＣＯＳ法により形成された酸化膜を除去することによりＳｉ活性層１０３に溝１０３ａが形成されていることにより、ゲート電極１０５の直下の部分のみＳｉ活性層１０３が薄くなっており、この意味では所望の構造が得られている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のＳＯＩ ＭＯＳＦＥＴにおいては、ＬＯＣＯＳ法により形成された酸化膜をエッチングにより除去する際に、Ｓｉ活性層１０３や素子間分離酸化膜１０２の表面もオーバーエッチングによりエッチングされる。特に、図１４において円で囲んだ部分はＬＯＣＯＳ法による酸化時に酸化膜が形成されやすく、さらに、まずオーバーエッチングが進む素子間分離酸化膜１０２の側面からもＳｉ活性層１０３がエッチングされるため、図１５に示すように、Ｓｉ活性層１０３の端部の厚さが特に薄くなることになる。
【０００８】
これにより、このＳＯＩ ＭＯＳＦＥＴを動作させた場合、図１５において点線の円で示した部分に図中矢印で示す方向から過大に電界が集中し、この部分のしきい値電圧の低下やキンク現象などの素子特性にとって悪影響を引き起こす可能性が高い。
【０００９】
この発明の目的は、以上のような従来技術の課題を解決し、特性の良好なＳＯＩ ＭＯＳＦＥＴなどのＳＯＩ構造による半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
ＳＯＩ構造を有する半導体装置において、
ＳＯＩ構造において、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい
ことを特徴とするものである。
【００１１】
ここでは、「ＳＯＩ」という用語は、絶縁体上のＳｉ層（Silicon on Insulator）を含む、絶縁体上の半導体層（Semiconductor on Insulator）を意味するものとする（以下同様）。
【００１２】
第１の発明において、典型的には、ＳＯＩ構造を構成する半導体層は絶縁体によって囲まれており、外部と電気的に絶縁されている。また、典型的には、このＳＯＩ構造を構成する半導体層が互いに分離して複数設けられており、これらの半導体層のうちの少なくとも一つの半導体層側に絶縁体が張り出している。
【００１３】
第１の発明においては、典型的には、半導体層にＭＩＳトランジスタが設けられている。そして、このＭＩＳトランジスタのゲート電極の直下の部分の絶縁体が半導体層側に張り出しており、絶縁体が張り出した部分の半導体層の厚さがＭＩＳトランジスタのソース領域およびドレイン領域の部分の半導体層の厚さよりも小さい。
【００１４】
第１の発明の一つの典型的な例では、絶縁体が張り出した半導体層にフルディプリーション（Full Depletion) 型ＭＩＳトランジスタが設けられ、絶縁体が張り出していない半導体層にパーシャルディプリーション（Partial Depletion)型ＭＩＳトランジスタが設けられる。ここで、フルディプリーション型ＭＩＳトランジスタとは、動作時に空乏層が半導体層の下の絶縁体付近まで到達しているＭＩＳトランジスタを意味し、急峻なサブスレショルド特性を持つと言われている。また、パーシャルディプリーション型ＭＩＳトランジスタとは、動作時に空乏層が半導体層の下の絶縁体付近まで到達していないＭＩＳトランジスタを意味し、活性層である半導体層の厚さのばらつきに比較的強いと言われている。
【００１５】
第１の発明の他の一つの例では、絶縁体が張り出した部分の半導体層の厚さがＭＩＳトランジスタのチャネル幅方向に変化している。そして、ＭＩＳトランジスタがフルディプリーション型ＭＩＳトランジスタ部とパーシャルディプリーション型ＭＩＳトランジスタ部とを有する。すなわち、半導体層の厚さがＭＩＳトランジスタのチャネル幅方向に変化していることにより、厚さが小さい部分をフルディプリーション型ＭＩＳトランジスタ部とし、厚さが大きい部分をパーシャルディプリーション型ＭＩＳトランジスタ部とすることができる。
【００１６】
この発明の第２の発明は、
ＳＯＩ構造を有し、このＳＯＩ構造において、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい半導体装置の製造方法において、
ＳＯＩ基板を形成する工程と、
ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化する工程とを有する
ことを特徴とするものである。
【００１７】
第２の発明においては、典型的には、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層に部分的に酸素をイオン注入した後、熱処理を行うことにより酸素がイオン注入された部分の半導体層を酸化して半導体層を部分的に絶縁体化する。より具体的には、例えば、ＳＯＩ基板上にゲート電極形成部位が開口したマスクを形成し、このマスクを用いて酸素をイオン注入し、マスクを除去した後、半導体層上にゲート絶縁膜を介してゲート電極を形成する。あるいは、ＳＯＩ基板上にゲート電極形成部位が開口したマスクを形成し、このマスクを用いて酸素をイオン注入し、マスクの開口部にゲート絶縁膜を介してゲート電極を形成した後、マスクを除去する。後者の方法では、半導体層のうち絶縁体化する部分、したがってＳＯＩ構造において絶縁体が半導体層側に張り出した部分とゲート電極とを自己整合的に形成することができる。
【００１８】
上述のように構成されたこの発明の第１の発明によれば、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さいことにより、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを形成する場合、良好なサブスレショルド特性の確保および電流駆動能力の向上を図ることができる。しかも、半導体層側への絶縁体の張り出しにより半導体層を局所的に薄くしていることにより、ＬＯＣＯＳ法により半導体層に形成した酸化膜を除去することにより半導体層を局所的に薄くする従来の技術における問題、すなわち半導体層の端部が薄くなり、その部分で電界集中が生じることによる特性の劣化の問題を回避することができる。
【００１９】
また、この発明の第２の発明によれば、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化することにより、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい構造を容易に形成することができる。
【００２０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００２１】
図１〜図３はこの発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す。ここで、図１はこのＳＯＩ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図２はこのＳＯＩ ＭＯＳＦＥＴの平面図、図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図である。図１は図２のＩ−Ｉ線に沿っての拡大断面図である。
【００２２】
図１、図２および図３に示すように、この一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ基板１上に、例えばＳｉＯ2 膜からなる素子間分離酸化膜２により囲まれて、表面が平坦な島状のＳｉ活性層３が形成されている。このＳｉ活性層３上にはゲート絶縁膜４を介してゲート電極５が形成されている。ゲート絶縁膜４としては例えばＳｉＯ2 膜が用いられる。また、ゲート電極５は、不純物がドープされた多結晶Ｓｉ膜や、その上に高融点金属シリサイド膜が積層されたポリサイド膜などからなる。このゲート電極５の側壁には例えばＳｉＯ2 のような絶縁体からなるサイドウォール６が設けられている。Ｓｉ活性層３中には、ゲート電極５に対して自己整合的にソース領域７およびドレイン領域８が形成されている。これらのソース領域７およびドレイン領域８は、このＳＯＩ ＭＯＳＦＥＴがｎチャネルの場合にはｎ型であり、このＳＯＩ ＭＯＳＦＥＴがｐチャネルの場合にはｐ型である。これらのソース領域７およびドレイン領域８は、サイドウォール６の下側の部分に低不純物濃度部７ａ、８ａを有し、ＬＤＤ構造となっている。さらに、これらのソース領域７およびドレイン領域８の上部には例えばＴｉシリサイド膜やＣｏシリサイド膜などの金属シリサイド膜９、１０がそれぞれ形成されている。
【００２３】
この一実施形態においては、ゲート電極５の直下の部分における素子間分離酸化膜２にＳｉ活性層３側に張り出した張り出し部２ａが形成されており、これによってゲート電極５の直下の部分のＳｉ活性層３の厚さがその他の部分のＳｉ活性層３の厚さよりも小さくなっている。この場合、ゲート電極５の直下の部分のＳｉ活性層３の厚さはしきい値電圧などの素子特性を考慮して、動作時の空乏層幅などのパラメータに対して、十分な薄さになるように設計されている。また、ソース領域７およびドレイン領域８の直下の部分のＳｉ活性層３の厚さは、これらのソース領域７およびドレイン領域８の寄生抵抗が小さくなるように十分な厚さに設定されている。
【００２４】
なお、図示は省略するが、実際にはこのＳＯＩ ＭＯＳＦＥＴを覆うように層間絶縁膜が形成され、この層間絶縁膜に所定のコンタクトホールが形成され、さらに上層の配線が形成される。
【００２５】
次に、上述のように構成されたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例について説明する。
【００２６】
この第１の例においては、まず、図４に示すように、通常のＳＯＩ基板製造プロセスを用いて、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。このＳＯＩ基板製造プロセスとしては様々なものが知られているが、その一例を挙げると、いわゆるＳＩＭＯＸ（Separation by Implanted Oxygen）法と呼ばれるものである。この方法では、Ｓｉ基板１中に酸素をイオン注入し、この酸素注入層に酸化によって層状の酸化膜を形成することによって得られるＳＯＩ基板、すなわちＳＩＭＯＸ基板上に、ＬＯＣＯＳ法により横方向の素子分離酸化膜を形成することにより、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。
【００２７】
次に、このＳＯＩ基板上にゲート電極形成部位が開口した例えばフォトレジストからなるマスク１１をリソグラフィーにより形成した後、このマスク１１を用いてＳｉ活性層３中に酸素をイオン注入する。このイオン注入においては、加速エネルギーは注入された酸素がＳｉ活性層３と素子分離酸化膜２との界面付近に到達するように設定し、ドーズ量は最終的に形成される素子分離酸化膜２の張り出し部２ａの部分のＳｉ活性層３の厚さが適切な値になるように設定される。この酸素のイオン注入により、Ｓｉ活性層３の底部に酸素注入層１２が形成される（図４において、注入された酸素を＋で示す）。なお、この酸素のイオン注入によるＳｉ活性層３の表面の荒れを防止する目的で、この酸素のイオン注入を行う前に、あらかじめＳｉ活性層３の表面に酸化膜を形成しておき、この酸化膜を介して酸素のイオン注入を行うようにしてもよい。
【００２８】
次に、プラズマアッシングなどによりマスク１１を除去した後、熱処理を行うことにより、Ｓｉ活性層３中に形成された酸素注入層１２を酸化する。この熱処理の温度は、ＳＩＭＯＸ基板作製時と同様に例えば１３００℃程度である。これによって、図５に示すように、ゲート電極形成部位の直下の部分の素子間分離酸化膜２に張り出し部２ａが形成される。
【００２９】
次に、図６に示すように、Ｓｉ活性層３の表面を例えば熱酸化法により酸化してゲート絶縁膜４を形成し、さらにこのゲート絶縁膜４上に例えばＣＶＤ法などによりゲート電極形成用の材料からなる膜を形成した後、これらの膜を例えば反応性イオンエッチング（ＲＩＥ）法によりパターニングすることによりゲート電極５を形成する。なお、酸素のイオン注入を行う前にＳｉ活性層３の表面に酸化膜を形成しておく場合には、ゲート絶縁膜４を形成する前にこの酸化膜を除去する。
【００３０】
次に、このゲート電極５をマスクとして、チャネル導電型と同一導電型の不純物をＳｉ活性層３中に低濃度にイオン注入する。次に、基板全面に例えばＣＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜をＲＩＥ法によりエッチバックすることにより、図１に示すように、ゲート電極５の側壁にサイドウォール６を形成する。次に、このサイドウォール６およびゲート電極５をマスクとして、チャネル導電型と同一導電型の不純物をＳｉ活性層３中に高濃度にイオン注入する。この後、必要に応じて、注入不純物の電気的活性化のための熱処理を行う。これによって、Ｓｉ活性層３中にソース領域７およびドレイン領域８が、ゲート電極５に対して自己整合的に形成される。
【００３１】
次に、通常のシリサイド化法により、ソース領域７およびドレイン領域８の上部をシリサイド化して金属シリサイド膜９、１０をそれぞれ形成する。
【００３２】
この後、層間絶縁膜の形成、コンタクトホールの形成、上層配線の形成などの必要な工程を経て、目的とするＳＯＩ ＭＯＳＦＥＴを完成させる。
【００３３】
次に、上述のように構成されたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例について説明する。
【００３４】
この第２の例においては、まず、図７に示すように、第１の例と同様な方法により、Ｓｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活性層３を形成する。
【００３５】
次に、このＳＯＩ基板上にゲート電極形成部位が開口した例えば無機材料からなるマスク１１を形成した後、このマスク１１を用いてＳｉ活性層３中に第１の例で述べたと同様な条件で酸素をイオン注入することにより、Ｓｉ活性層３の底部に酸素注入層１２を形成する。このマスク１１の材料としては、具体的には、酸化膜、例えば窒素シリケートガラス（ＮＳＧ）膜が用いられる。なお、第１の例の場合と同様に、この酸素のイオン注入を行う前に、あらかじめマスク１１の開口部におけるＳｉ活性層３の表面に酸化膜を形成しておき、この酸化膜を介して酸素のイオン注入を行うようにしてもよい。
【００３６】
次に、Ｓｉ活性層３中に形成された酸素注入層１２を酸化する。この熱処理の温度は第１の例と同様に例えば１３００℃程度である。これによって、図８に示すように、ゲート電極形成部位の直下の部分の素子間分離酸化膜２に張り出し部２ａが形成される。
【００３７】
次に、マスク１１の開口部におけるＳｉ活性層３の表面を例えば熱酸化法により酸化してゲート絶縁膜４を形成する。なお、このゲート絶縁膜４を形成するための熱処理により、酸素注入層１２を酸化して素子間分離酸化膜２の張り出し部２ａを形成するための熱処理を兼用してもよい。
【００３８】
次に、例えばＣＶＤ法などにより基板全面にゲート電極形成用の膜を形成した後、この膜をマスク１１が露出するまでＲＩＥ法によりエッチバックしたり、ＣＭＰ（Chemical Mechanical Polishing)法により研磨したりすることによって、マスク１１の開口部以外の部分を除去する。これによって、図９に示すように、マスク１１の開口部にゲート電極５が形成される。この場合、このゲート電極５はマスク１１の開口部に対して自己整合的に形成され、また、素子間分離酸化膜２の張り出し部２ａもマスク１１の開口部に対して自己整合的に形成されることから、このゲート電極５は、素子間分離酸化膜２の張り出し部２ａに対して自己整合的に形成される。
【００３９】
次に、ＲＩＥ法などによりマスク１１をエッチング除去した後、第１の例と同様にしてサイドウォール６の形成以降の工程を進めて、図１に示すＳＯＩ ＭＯＳＦＥＴを完成させる。
【００４０】
以上の第１の例および第２の例による製造方法によれば、ゲート電極５の直下の部分の素子間分離酸化膜２に張り出し部２ａを容易に形成することができ、それによってゲート電極５の直下の部分のＳｉ活性層３の厚さを局所的に薄くすることができる。また、特に、第２の例によれば、ゲート電極５を素子間分離酸化膜２の張り出し部２ａに対して自己整合的に形成することができるので、ＦＥＴ特性の制御性の向上を図ることができるとともに、素子の微細化を図る上で有利である。
【００４１】
以上のように、この一実施形態によれば、次のような種々の利点を得ることができる。すなわち、ゲート電極５の直下の部分の素子間分離酸化膜２がＳｉ活性層３側に張り出していることにより、ゲート電極５の直下の部分のＳｉ活性層３の厚さを局所的に十分に薄くすることができ、サブスレショルド特性などのＦＥＴ特性の制御性の向上を図ることができる。また、ソース領域７およびドレイン領域８の部分のＳｉ活性層３の厚さを局所的に十分に厚くすることができるため、ソース領域７およびドレイン領域８の寄生抵抗を十分に小さくすることができ、電流駆動能力などのＦＥＴ特性の向上を図ることができる。すなわち、Ｓｉ活性層３の厚さを一様に設計する場合にはトレードオフの関係にある両者の改善を、Ｓｉ活性層３の局所的な膜厚制御技術により同時に達成することができる。
【００４２】
また、この一実施形態においては、素子間分離酸化膜２に張り出し部２ａを設けることによって、ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さくしていることにより、すでに述べた従来のＳＯＩ ＭＯＳＦＥＴにおけるように、Ｓｉ活性層にＬＯＣＯＳ法により形成された酸化膜をエッチングすることによりゲート電極の直下の部分のＳｉ活性層の厚さを小さくする場合に生じる問題、すなわちそのエッチング時にＳｉ活性層の端部が薄くなってその部分で電界集中が生じ、特性の悪化を招く問題を回避することができる。
【００４３】
さらに、例えば、ＳＯＩ ＭＯＳＬＳＩにおいて、その一部のＳＯＩ ＭＯＳＦＥＴに、ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さくしたこの一実施形態によるＳＯＩ ＭＯＳＦＥＴを用い、他のＳＯＩ ＭＯＳＦＥＴにＳｉ活性層３の厚さが一様なＳＯＩ ＭＯＳＦＥＴを用いることにより、素子ごとにゲート電極５の直下の部分のＳｉ活性層３の厚さを制御することができる。そして、例えば、この一実施形態によるＳＯＩ ＭＯＳＦＥＴをフルディプリーション型のＳＯＩ ＭＯＳＦＥＴとして用い、Ｓｉ活性層３の厚さが一様なＳＯＩＭＯＳＦＥＴをパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴとして用いることができることにより、これらのフルディプリーション型のＳＯＩ ＭＯＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴの特徴を活かした回路を構成することができ、ＬＳＩの設計の幅が広がる。
【００４４】
より具体的には、例えば、サブスレショルド特性に優れたフルディプリーション型のＳＯＩ ＭＯＳＦＥＴを基本とし、高負荷を駆動する一部のＳＯＩ ＭＯＳＦＥＴをＤＴＭＯＳ（Dynamic Threshold ＭＯＳＦＥＴ）とすることにより、高速化および低消費電力化を図ることができるＬＳＩ設計が可能となる。ここで、ＤＴＭＯＳとは、パーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴのボディ端子とゲート端子とを短絡結線したものである。図１０にＤＴＭＯＳの等価回路を示す。また、図１１および図１２にＤＴＭＯＳの構造の一例を示す。ここで、図１１は平面図、図１２は図１１のＸＩＩ−ＸＩＩ線に沿っての断面図である。図１１および図１２において、符号１３はＳｉ活性層３にコンタクトした配線を示し、ゲート電極５と電気的に接続されている。
【００４５】
さらにまた、この一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいて、素子間分離酸化膜２の張り出し部２ａの高さをチャネル幅方向に変化させて、ゲート電極５の直下の部分のＳｉ活性層３の厚さをチャネル幅方向に変化させることにより、一つのＳＯＩ ＭＯＳＦＥＴ内に部分的にフルディプリーション型のＳＯＩＭＯＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ ＭＯＳＦＥＴを作り込むことができる。
【００４６】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００４７】
例えば、上述の一実施形態において挙げた構造、材料、プロセスなどはあくまでも例にすぎず、必要に応じて、これらと異なる構造、材料、プロセスなどを用いてもよい。
【００４８】
具体的には、上述の一実施形態においては、ＬＤＤ構造を有するＳＯＩ ＭＯＳＦＥＴにこの発明を適用した場合について説明したが、この発明は、ＬＤＤ構造を有しないＳＯＩ ＭＯＳＦＥＴに適用することができることは言うまでもない。この場合、サイドウォール６も、他の目的で使用する必要がない限り、形成する必要がない。
【００４９】
また、上述の一実施形態においては、Ｓｉ活性層３にＳＯＩ ＭＯＳＦＥＴを形成する場合について説明したが、場合によっては、Ｓｉ活性層３にＳＯＩ ＭＥＳＦＥＴを形成してもよい。さらには、Ｓｉ活性層３の代わりにＧａＡｓなどの化合物半導体からなる活性層を用い、この活性層にＳＯＩ ＧａＡｓＭＥＳＦＥＴなどを形成してもよい。
【００５０】
【発明の効果】
以上述べたように、この発明による半導体装置によれば、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さいことにより、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを形成する場合、良好なサブスレショルド特性の確保および電流駆動能力の向上を図ることができるとともに、半導体層の端部が薄くなることに起因する電界集中による特性劣化の問題を解消することができる。
【００５１】
また、この発明による半導体装置の製造方法によれば、ＳＯＩ基板における絶縁体と半導体層との界面の近傍の半導体層を部分的に絶縁体化することにより、絶縁体が半導体層側に部分的に張り出しており、かつ、絶縁体が張り出した部分の半導体層の厚さがその周辺部分の半導体層の厚さよりも小さい構造を容易に形成することができ、これによって上記の半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す断面図である。
【図２】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴを示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿っての断面図である。
【図４】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図５】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図６】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例を説明するための断面図である。
【図７】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図８】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図９】この発明の一実施形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例を説明するための断面図である。
【図１０】ＤＴＭＯＳの等価回路図である。
【図１１】ＤＴＭＯＳの平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿っての断面図である。
【図１３】従来のＳＯＩ ＭＯＳＦＥＴを示す断面図である。
【図１４】従来のＳＯＩ ＭＯＳＦＥＴを示す平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿っての断面図である。
【符号の説明】
１・・・Ｓｉ基板、２・・・素子分離酸化膜、２ａ・・・張り出し部、３・・・Ｓｉ活性層、４・・・ゲート絶縁膜、５・・・ゲート電極、７・・・ソース領域、８・・・ドレイン領域、１１・・・マスク、１２・・・酸素注入層
Claims (4)
- ＳＯＩ構造を有し、
上記ＳＯＩ構造において、半導体層にＭＩＳトランジスタが設けられており、上記ＭＩＳトランジスタのゲート電極の直下の部分の絶縁体が上記半導体層側に張り出しており、上記絶縁体が張り出した部分の上記半導体層の厚さが上記ＭＩＳトランジスタのソース領域およびドレイン領域の部分の上記半導体層の厚さよりも小さく、
上記絶縁体が張り出した部分の上記半導体層の厚さが上記ＭＩＳトランジスタのチャネル幅方向に変化している半導体装置。 - 上記ＭＩＳトランジスタがフルディプリーション型ＭＩＳトランジスタ部とパーシャルディプリーション型ＭＩＳトランジスタ部とを有する請求項１記載の半導体装置。
- 上記半導体層はＳｉ活性層である請求項１記載の半導体装置。
- 上記ソース領域および上記ドレイン領域の上部がシリサイド化されている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32229898A JP4348757B2 (ja) | 1998-11-12 | 1998-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32229898A JP4348757B2 (ja) | 1998-11-12 | 1998-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150892A JP2000150892A (ja) | 2000-05-30 |
| JP4348757B2 true JP4348757B2 (ja) | 2009-10-21 |
Family
ID=18142078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32229898A Expired - Fee Related JP4348757B2 (ja) | 1998-11-12 | 1998-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4348757B2 (ja) |
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| US11516183B2 (en) | 2016-12-21 | 2022-11-29 | Gambro Lundia Ab | Medical device system including information technology infrastructure having secure cluster domain supporting external domain |
Families Citing this family (5)
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| JP6770238B2 (ja) * | 2017-03-31 | 2020-10-14 | ミツミ電機株式会社 | 湿度センサ |
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- 1998-11-12 JP JP32229898A patent/JP4348757B2/ja not_active Expired - Fee Related
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| US8815095B2 (en) | 2002-07-19 | 2014-08-26 | Baxter International Inc. | Peritoneal dialysis systems and methods that regenerate dialysate |
| US8998839B2 (en) | 2002-07-19 | 2015-04-07 | Baxter International Inc. | Systems and methods for performing peritoneal dialysis |
| US9764074B1 (en) | 2002-07-19 | 2017-09-19 | Baxter International Inc. | Systems and methods for performing dialysis |
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| US10363352B2 (en) | 2002-07-19 | 2019-07-30 | Baxter International Inc. | Disposable set and system for dialysis |
| US11235094B2 (en) | 2002-07-19 | 2022-02-01 | Baxter International Inc. | System for peritoneal dialysis |
| US7922686B2 (en) | 2002-07-19 | 2011-04-12 | Baxter International Inc. | Systems and methods for performing peritoneal dialysis |
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| US11516183B2 (en) | 2016-12-21 | 2022-11-29 | Gambro Lundia Ab | Medical device system including information technology infrastructure having secure cluster domain supporting external domain |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150892A (ja) | 2000-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| RD03 | Notification of appointment of power of attorney |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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