JPH11150270A - トランジスターの特性を改善するための半導体装置製造方法 - Google Patents

トランジスターの特性を改善するための半導体装置製造方法

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JPH11150270A JP10242328A JP24232898A JPH11150270A JP H11150270 A JPH11150270 A JP H11150270A JP 10242328 A JP10242328 A JP 10242328A JP 24232898 A JP24232898 A JP 24232898A JP H11150270 A JPH11150270 A JP H11150270A
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Abstract

(57)【要約】 【課題】 ショートチャンネル効果を減少させることと
同時にゲート酸化膜の信頼性に対した問題を発生させな
いことにより、トランジスターの特性を改善させる半導
体装置の製造方法を提供する。 【解決手段】 スレショルド電圧調節のためのイオン注
入とパンチスルー防止のためのイオン注入をトランジス
ター形成する前に選択的に遂行する。これにより、本発
明はディバイスのトランジスターで発生されるショート
チャンネル効果を防止し、ディバイスの特性を改善した
り、ドーピングプロファイル形成のためのイオン注入が
トランジスターが形成する前に遂行されたりするので、
トランジスターのゲート酸化膜がイオン注入により損傷
を受けないので信頼性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置製造方法
に関するものであり、特に２５６Ｍｂｉｔ以上の高集積
ＤＲＡＭからのトランジスター特性を改善するための方
法に関するものである。
【０００２】
【従来の技術】半導体装置がますます高集積化されるに
より、デザインルール（ＤｅｓｉｇｎＲｕｌｅ）はさら
に減少しているが、トランジスターの大きさに対したデ
ザインルールはディバイスの特性を左右するので、慎重
に決定しなければならない。特に、セルアレイのトラン
ジスターはデバイスが高集積化されるにより、集積図が
１世代当４倍ずつ増加するので、トランジスターの大き
さ（ゲート長さ）はそれに従って小さくなり、これによ
りサブスレショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）漏洩
電流とスレショルド電圧の変化等、ショートチャンネル
効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）が
発生されるので、これに対したマージンが必要がある。
【０００３】サブミクロン（ｓｕｂーｍｉｃｒｏｎ）ト
ランジスターではショートチャンネル効果を克服しよう
と、トランジスターのスレショルド電圧を調節するため
のイオン注入を実施してトランジスターのチャンネル領
域のドーピング濃度を増加させている。しかし、チャン
ネル領域のドーピング濃度が増加すればするほど、トラ
ンジスター降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａ
ｇｅ）マージンは減少し、ゲート長さに対したスレショ
ルド電圧変化も増加するようになる。図１はこのような
スレショルド電圧調節のためのドーピング領域１００を
示している。図１を参照すると、素子分離１１が行われ
た基板の活性領域はチャンネル部位にスレショルド電圧
調節のためのドーピング領域１００を持っていることは
公知であるし、このようなスレショルド電圧調節のため
のドーピング領域１００はゲート酸化膜１２，ゲート電
極１３，及びソース／ドレーン接合領域１４からなるト
ランジスターを形成する前、イオン注入により形成され
る。すなわち、基板全面にイオン注入を遂行することに
より形成される。
【０００４】一方、図２はショートチャンネル効果を改
善するために、すなわち、パンチスルー（ｐｕｎｃｈｔ
ｈｒｏｕｇｈ）抑制のために、ソース／ドレーン接合領
域１４を囲まれるドーピング領域２００を形成した状態
の従来技術を示している。図２で図１と同一な図面符号
は同一な要素として、説明が重ねないようにその説明は
省略する。
【０００５】以上で説明したように、従来には高集積デ
ィバイスのトランジスターで発生されるショートチャン
ネル効果を減少させるために、スレショルド電圧調節の
ためのドーピング領域及びパンチスルー抑制のためのド
ーピング領域を形成しているが、パンチスルー抑制のた
めのドーピング領域はトランジスター形成後に形成され
るので、すなわち、ゲート酸化膜形成後にイオン注入に
より形成されるので、ゲート酸化膜に対した信頼性が低
下されるという問題点がある。
【０００６】
【発明が解決しようとする課題】本発明の目的はショー
トチャンネル効果を減少させることと同時にゲート酸化
膜の信頼性に対した問題を発生させないことにより、ト
ランジスターの特性を改善させる半導体装置製造方法を
提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置製造方法は活性領域が形成され
た半導体基板を準備する段階、パンチスルー防止のため
のドーピング領域をソース／ドレーンが形成される活性
領域内部に形成し、スレショルド調節のためのドーピン
グ領域をチャンネルが形成される活性領域内部に形成す
るために、各々選択的イオン注入を実施する段階及び活
性領域のチャンネルが形成される領域上にゲート酸化膜
及びゲート電極を形成する段階を含む。
【０００８】この方法の好ましい実施の形態において、
選択的イオン注入を実施する段階は、活性領域上にソー
ス／ドレーンが形成される領域がオープンされた第１イ
オン注入マスクパターンを形成する段階、第１イオン注
入マスクパターンがオープンされた活性領域内部にパン
チスルー防止のためのドーピング領域を形成するため
に、第１イオン注入を遂行する段階、チャンネルが形成
される領域がオープンされた第２イオン注入マスクパタ
ーンを形成するために、第１イオン注入マスクパターン
がオープンされた部位に第２イオン注入マスクパターン
を形成し、第１イオン注入マスクパターンを除去する段
階及び第２イオン注入マスクパターンがオープンされた
活性領域内部にスレショルド電圧調節のためのドーピン
グ領域を形成するために第２イオン注入を遂行する段階
を含んで行われることを特徴とする。
【０００９】この方法の好ましい実施の形態において、
選択的イオン注入を実施する段階は、活性領域上にバッ
ファー酸化層を形成する段階、互いにエッチング選択比
を持つ第１エッチング停止層及び第２エッチング停止層
を次第に形成する段階、第２エッチング停止層とエッチ
ング選択比を持つ第１イオン注入マスク層を形成する段
階、ゲートマスク及びエッチング工程で第１イオン注入
マスク層をパターニングして、第１イオン注入マスクパ
ターンを形成する段階、第１イオン注入マスクパターン
がオープンされた地域の活性領域内部にパンチスルー防
止のためのドーピング領域を形成するために、第１イオ
ン注入を遂行する段階、第１イオン注入マスクパターン
がオープンされた地域に第２イオン注入マスクパターン
を形成するために、全面に第２イオン注入マスク層を形
成してエッチングした後、第１イオン注入マスクパター
ンを除去する段階、第２イオン注入マスクパターンがオ
ープンされた活性領域内部にスレショルド電圧調節のた
めのドーピング領域を形成するために、第２イオン注入
を遂行する段階を含んで行われることを特徴とする。
【００１０】又、目的を達成するための本発明の半導体
装置製造方法は活性領域が形成された半導体基板を準備
する段階、パンチスルー防止のためのドーピング領域と
スレショルド電圧調節のためのドーピング領域をチャン
ネルが形成される活性領域内部に形成するために各々選
択的イオン注入を実施する段階及び活性領域のチャンネ
ルが形成される領域上にゲート酸化膜及びゲート電極を
形成する段階を含んで行われることを特徴とする。
【００１１】この方法の好ましい実施の形態において、
選択的イオン注入を実施する段階は、チャンネル領域の
活性領域がオープンされたイオン注入マスクパターンを
形成する段階、活性領域内部のチャンネル領域にスレシ
ョルド電圧調節のためのドーピング領域を形成するため
に第１イオン注入を実施する段階及び活性領域内部のチ
ャンネル領域下部にパンチスルー防止するためのドーピ
ング領域を形成するために第２イオン注入を実施する段
階を含んで行われることを特徴とする。
【００１２】この方法の好ましい実施の形態において、
選択的イオン注入を実施する段階は、活性領域上にバッ
ファー酸化層を形成する段階、互いにエッチング選択比
を持つ第１エッチング停止層及び第２エッチング停止層
を次第に形成する段階、第２エッチング停止層とエッチ
ング選択比を持つ犠牲膜を形成する段階、ゲートマスク
及びエッチング工程で犠牲膜をパターニングして犠牲膜
パターンを形成する段階、犠牲膜パターンがオープンさ
れた地域にイオン注入マスクパターンを形成するために
全面にイオン注入マスク層を形成してエッチングした
後、犠牲膜パターンを除去する段階及びイオン注入マス
クパターンがオープンされた地域の活性領域内部にパン
チスルー防止及びスレショルド電圧調節のための各々の
ドーピング領域を形成するための第１イオン注入及び第
２イオン注入を遂行する段階を含んで行われることを特
徴とする。
【００１３】図３から図９は本発明の一実施の形態によ
るｎ−チャンネルモストランジスターの製造工程図とし
て、これを参照して本発明の構成及び動作をもっと具体
的に説明する。
【００１４】まず、図３はウェル（ｗｅｌｌ）が形成さ
れたシリコン基板３０１に素子あるいはセル間の分離の
ための素子分離絶縁膜３０２を形成した状態として、素
子分離絶縁膜３０２は局部酸化（ＬＯＣＯＳ）工程ある
いは薄いトレンチ素子分離（ＳＴＩ：ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程を遂行して形
成する。
【００１５】続いて、図４に図示されたように、酸化工
程による基板の活性領域上にバッファー酸化膜３０３を
成長させた後、全面に大抵１００オングストローム〜３
００オングストローム厚さの第１シリコン窒化膜（Ｓｉ
3Ｎ4、３０４）と大抵１００オングストローム〜３００
オングストローム厚さの第１シリコン酸化膜（Ｓｉ
Ｏ2、３０５）を次第に形成する。ここで、第１シリコ
ン窒化膜３０４と第１シリコン酸化膜３０５は互いにエ
ッチング選択比を持つ物質として、互いにエッチング選
択比だけを持つと、この以外のその他の物質を使用して
も差し支えない。但し、以後のエッチング工程で素子分
離絶縁膜（主に、酸化膜）のリセス（ｒｅｃｅｓｓ）さ
れることを防止するために素子分離絶縁膜上に形成され
る物質は素子分離絶縁膜とエッチング選択比を持つ物質
とする。通常的に素子分離絶縁膜は酸化膜であるので、
本実施の形態で適用されている第１シリコン窒化膜３０
４はこれを満足するようになる。
【００１６】続いて、図５に図示されたように、第１シ
リコン酸化膜３０５上にこの第１シリコン酸化膜３０５
とエッチング選択比を持つ第２シリコン窒化膜３０６を
形成し、ゲートマスク及びエッチング工程を通じて第２
シリコン窒化膜３０６をパターニングすることにより、
ゲートパターンが形成される部位に第２シリコン窒化膜
３０６パターンを形成する。第２シリコン窒化膜３０６
のエッチングする時、第１シリコン酸化膜３０５をエッ
チング停止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）とし
て使う。続いて、ｐ型不純物ＢＦ2あるいはＢをイオン
注入３０７してパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇ
ｈ）抑制のためのドーピング領域３０８を形成する。パ
ンチスルー抑制のためのドーピング領域３０８が形成さ
れる基板内部の深さは以後に形成されるトランジスター
のソース／ドレーン領域を十分に囲まれるようにイオン
注入エネルギーにより調節する。ここで、第２シリコン
窒化膜３０６パターン形成のためのエッチングする時、
第２シリコン窒化膜３０６パターンの側壁プロファイル
が８０゜〜９０゜間の傾斜を持つようにして、ショート
チャンネルによるパンチスルーマージンを改善すること
ができる。
【００１７】続いて、図６に図示されたように、図５の
構造の全面を覆うために第２シリコン窒化膜３０６とエ
ッチング選択比を持つ第２シリコン酸化膜３０９を増着
した後、エッチバックあるいは化学的機械的に錬磨によ
り第２シリコン酸化膜３０９をエッチングして第２シリ
コン窒化膜３０６パターンがオープンされた部位に第２
シリコン窒化膜３０９が満たされるようにする。
【００１８】続いて、図７に図示されたように、第２シ
リコン窒化膜３０６を燐酸溶液でウェトエッチングして
除いた後、これにより露出される第１シリコン酸化膜３
０５をエッチングし、ｐ型不純物ＢＦ2あるいはＢをイ
オン注入３１０してスレショルド電圧調節のためのドー
ピング領域３１１を形成する。
【００１９】続いて、図８に図示されたように、第２シ
リコン酸化膜３０９がオープンされた部位の第１シリコ
ン窒化膜３０４及びバッファー酸化膜３０３をエッチン
グしてゲート形成部位のシリコン基板３０１を露出させ
た後、露出された活性領域の基板上にゲート酸化膜３１
２を成長させ、第２シリコン酸化膜３０９がオープンさ
れた部位にゲート導電膜３１３を満たす。この時、ゲー
ト酸化膜３１２を形成する前に洗浄工程を遂行するよう
になると、第２シリコン酸化膜３０９によりオープンさ
れた領域をより広くオープンさせるにより、トランジス
ターのソース／ドレーンとゲートのオバーラップマージ
ンが増加するようになる。
【００２０】続いて、図９とように、第２シリコン酸化
膜３０９，第１シリコン酸化膜３０５及び第１シリコン
窒化膜３０４を除去し、ｎ型不純物をイオン注入３１４
してトランジスターのソース／ドレーン接合領域３１５
を形成する。
【００２１】本発明の一実施の形態によるトランジスタ
ー製造工程で、トランジスターの後続動作具現が主目的
である場合にはソース／ドレーンのポケットイオン注入
工程を省略し、すなわち、パンチスルー防止のためのド
ーピング領域は形成しないで、スレショルド電圧調節の
ためのドーピング領域だけを形成して寄生接合キャパシ
タンスを減少させることができるし、ソース／ドレーン
イオン注入は図９からではなく、図５の状態で実施する
ことができる。
【００２２】又、本発明の一実施の形態で、ソース／ド
レーンのポケットイオン注入工程（図５の３０７）を省
略した状態に工程を進行するが、ゲート形成部位が局部
的にオープンされた状態で（図７）スレショルド電圧調
節のためのイオン注入工程及びパンチスルー防止のため
のイオン注入工程を互いにイオン注入エネルギーを別に
して、連続的に実施して図１０と同じようなドーピング
プロファイルを持つトランジスターを形成することがで
きる。図１０で図面符号”３１１”はスレショルド電圧
調節のためにチャンネル領域に形成されたドーピング領
域を示し、図面符号”４００”はパンチスルー防止のた
めのチャンネル領域よりもっと深いチャンネル領域下部
に形成されたドーピング領域を各々示す。その他の前で
説明された同一図面符号は同一な要素を示したことで説
明が重ねないように省略する。
【００２３】以上で、説明したように、本発明はスレシ
ョルド電圧調節のためのイオン注入とパンチスルー防止
のためのイオン注入をトランジスター形成前にイオン注
入バリアを形成した状態で実施するので（選択的イオン
注入）、ゲート酸化膜の信頼性を阻害しないでショート
チャンネル効果を防止してトランジスターの特性を改善
するようになる。
【００２４】
【発明の効果】本発明は高集積化されていくディバイス
のトランジスターで発生されるショートチャンネル効果
を防止し、ディバイスの特性を改善すると共に、スレシ
ョルド電圧調節のためのイオン注入とパンチスルー防止
のためのイオン注入がトランジスターが形成する前に遂
行され、トランジスターのゲート酸化膜がイオン注入に
より損傷を受けないようにして、ゲート酸化膜の信頼性
を向上させる効果がある。
【図面の簡単な説明】
【図１】 従来のモス（ＭＯＳ）トランジスターの製造
工程断面図である。
【図２】 従来のモス（ＭＯＳ）トランジスターの別の
製造工程断面図である。
【図３】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図４】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図５】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図６】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図７】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図８】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図９】 本発明の一実施の形態によるｎ−チャンネル
モストランジスターの製造工程断面図である。
【図１０】 本発明の他の実施の形態によるドーピング
プロファイルを示した断面図である。
【符号の説明】
３０１：シリコン基板 ３０２：素子分離絶縁膜 ３０３：バッファー酸化膜 ３０４：第１シリコン窒化膜 ３０５：第１シリコン酸化膜 ３０６：第２シリコン窒化膜 ３０８：パンチスルー抑制のためのドーピング領域 ３０９：第２シリコン酸化膜 ３１１：スレショルド電圧調節のためのドーピング領域 ３１２：ゲート酸化膜 ３１３：ゲート導電膜 ３１４：ソース／ドレーンイオン注入 ３１５：ソース／ドレーン接合領域

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 活性領域が形成された半導体基板を準備
    する段階、パンチスルー防止のためのドーピング領域を
    ソース／ドレーンが形成される前記活性領域内部に形成
    し、スレショルド調節のためのドーピング領域をチャン
    ネルが形成される前記活性領域内部に形成するために、
    各々選択的イオン注入を実施する段階及び前記活性領域
    の前記チャンネルが形成される領域上にゲート酸化膜及
    びゲート電極を形成する段階を含んで行われることを特
    徴とする半導体装置製造方法。
  2. 【請求項２】 前記選択的イオン注入を実施する段階
    は、 前記活性領域上にソース／ドレーンが形成される領域が
    オープンされた第１イオン注入マスクパターンを形成す
    る段階と、 前記第１イオン注入マスクパターンがオープンされた活
    性領域内部にパンチスルー防止のためのドーピング領域
    を形成するために、第１イオン注入を遂行する段階と、 チャンネルが形成される領域がオープンされた第２イオ
    ン注入マスクパターンを形成するために、前記第１イオ
    ン注入マスクパターンがオープンされた部位に第２イオ
    ン注入マスクパターンを形成し、前記第１イオン注入マ
    スクパターンを除去する段階と、 前記第２イオン注入マスクパターンがオープンされた活
    性領域内部にスレショルド電圧調節のためのドーピング
    領域を形成するために第２イオン注入を遂行する段階と
    を含んで行われることを特徴とする請求項１に記載の半
    導体装置製造方法。
  3. 【請求項３】 前記選択的イオン注入を実施する段階
    は、 前記活性領域上にバッファー酸化層を形成する段階と、 互いにエッチング選択比を持つ第１エッチング停止層及
    び第２エッチング停止層を次第に形成する段階と、 前記第２エッチング停止層とエッチング選択比を持つ第
    １イオン注入マスク層を形成する段階と、 ゲートマスク及びエッチング工程で前記第１イオン注入
    マスク層をパターニングして、第１イオン注入マスクパ
    ターンを形成する段階と、 前記第１イオン注入マスクパターンがオープンされた地
    域の前記活性領域内部にパンチスルー防止のためのドー
    ピング領域を形成するために、第１イオン注入を遂行す
    る段階、 前記第１イオン注入マスクパターンがオープンされた地
    域に第２イオン注入マスクパターンを形成するために、
    全面に第２イオン注入マスク層を形成してエッチングし
    た後、前記第１イオン注入マスクパターンを除去する段
    階、 前記第２イオン注入マスクパターンがオープンされた前
    記活性領域内部にスレショルド電圧調節のためのドーピ
    ング領域を形成するために、第２イオン注入を遂行する
    段階を含んで行われることを特徴とする請求項１に記載
    の半導体装置製造方法。
  4. 【請求項４】 前記活性領域上にソース／ドレーン形成
    のための第３イオン注入を遂行する段階を含んで行われ
    る請求項２あるいは請求項３に記載の半導体装置製造方
    法。
  5. 【請求項５】 前記第１イオン注入を遂行する段階は活
    性領域内にソース／ドレーン形成のための第３イオン注
    入を遂行する段階を含むことを特徴する請求項２あるい
    は請求項３に記載の半導体装置製造方法。
  6. 【請求項６】 前記第１イオン注入マスクパターン形成
    のためのエッチングする時、パターンの側壁プロファイ
    ルが８０゜ないし９０゜の間の傾斜を持つようにエッチ
    ングを遂行することを特徴とする請求項２あるいは請求
    項３に記載の半導体装置製造方法。
  7. 【請求項７】 前記ゲート酸化膜及びゲート電極を形成
    する段階は、 前記第２イオン注入マスクパターンがオープンされた部
    位の前記活性領域が露出されるように前記第１エッチン
    グ停止層及び第２エッチング停止層をエッチング段階
    と、 前記露出された活性領域にゲート酸化膜形成のための酸
    化を実施する段階、 前記第２イオン注入マスクパターンがオープンされた部
    位にゲート電極を形成するために、全面にゲート電極層
    を形成し、エッチングする段階とを含んで行われること
    を特徴とする請求項１に記載の半導体装置製造方法。
  8. 【請求項８】 前記第１エッチング停止層及び第２エッ
    チング停止層は各々シリコン窒化膜及びシリコン酸化膜
    であることを特徴とする請求項７に記載の半導体装置製
    造方法。
  9. 【請求項９】 前記第１イオン注入マスク層及び第２イ
    オン注入マスク層は各々シリコン窒化膜及びシリコン酸
    化膜であることを特徴とする請求項８に記載の半導体装
    置製造方法。
  10. 【請求項１０】 前記ゲート酸化膜形成のための酸化前
    に露出された活性領域の半導体基板を洗浄する段階を含
    んで、第２イオン注入マスクパターンのオープンされた
    部位の幅をより広くすることを特徴とする請求項９に記
    載の半導体装置製造方法。
  11. 【請求項１１】 活性領域が形成された半導体基板を準
    備する段階、 パンチスルー防止のためのドーピング領域とスレショル
    ド電圧調節のためのドーピング領域をチャンネルが形成
    される前記活性領域内部に形成するために各々選択的イ
    オン注入を実施する段階及び前記活性領域の前記チャン
    ネルが形成される領域上にゲート酸化膜及びゲート電極
    を形成する段階を含んで行われることを特徴とする半導
    体装置製造方法。
  12. 【請求項１２】 前記選択的イオン注入を実施する段階
    は、チャンネル領域の前記活性領域がオープンされたイ
    オン注入マスクパターンを形成する段階と、 前記活性領域内部の前記チャンネル領域にスレショルド
    電圧調節のためのドーピング領域を形成するために第１
    イオン注入を実施する段階と、 前記活性領域内部の前記チャンネル領域下部にパンチス
    ルー防止するためのドーピング領域を形成するために第
    ２イオン注入を実施する段階とを含んで行われることを
    特徴とする請求項１１に記載の半導体装置製造方法。
  13. 【請求項１３】 前記選択的イオン注入を実施する段階
    は、 前記活性領域上にバッファー酸化層を形成する段階、 互いにエッチング選択比を持つ第１エッチング停止層及
    び第２エッチング停止層を次第に形成する段階、 前記第２エッチング停止層とエッチング選択比を持つ犠
    牲膜を形成する段階、 ゲートマスク及びエッチング工程で前記犠牲膜をパター
    ニングして犠牲膜パターンを形成する段階、 前記犠牲膜パターンがオープンされた地域にイオン注入
    マスクパターンを形成するために全面にイオン注入マス
    ク層を形成してエッチングした後、前記犠牲膜パターン
    を除去する段階及び前記イオン注入マスクパターンがオ
    ープンされた地域の前記活性領域内部にパンチスルー防
    止及びスレショルド電圧調節のための各々のドーピング
    領域を形成するための第１イオン注入及び第２イオン注
    入を遂行する段階を含んで行われることを特徴とする請
    求項１１に記載の半導体装置製造方法。
  14. 【請求項１４】 前記活性領域上にソース／ドレーン形
    成のための第３イオン注入を遂行する段階をさらに含ん
    で行われる請求項１２あるいは請求項１３に記載の半導
    体装置製造方法。
  15. 【請求項１５】 前記犠牲膜パターンによりオープン地
    域の前記活性領域内にソース／ドレーン形成のための第
    ３イオン注入を遂行する段階を含むことを特徴とする請
    求項１２あるいは請求項１３に記載の半導体装置製造方
    法。
  16. 【請求項１６】 前記ゲート酸化膜及びゲート電極を形
    成する段階は、 前記イオン注入マスクパターンがオープンされた部位の
    前記活性領域が露出されるように前記第１エッチング停
    止層及び第２エッチング停止層をエッチング段階と、 前記露出された活性領域にゲート酸化膜形成のための酸
    化を実施する段階と、 前記イオン注入マスクパターンがオープンされた部位に
    ゲート電極を形成するために全面にゲート電極層を形成
    し、エッチングする段階とを含んで行われることを特徴
    とする請求項１３に記載の半導体装置製造方法。
  17. 【請求項１７】 前記第１エッチング停止層及び第２エ
    ッチング停止層は各々シリコン窒化膜及びシリコン酸化
    膜であることを特徴とする請求項１６に記載の半導体装
    置製造方法。
  18. 【請求項１８】 前記犠牲膜及びイオン注入マスク層は
    各々シリコン窒化膜及びシリコン酸化膜であることを特
    徴とする請求項１７に記載の半導体装置製造方法。
  19. 【請求項１９】 前記ゲート酸化膜形成のための酸化前
    に、前記露出された活性領域の半導体基板を洗浄する段
    階をより含んで、前記イオン注入マスクパターンのオー
    プンされた部位の幅をより広げることを特徴とする請求
    項１８に記載の半導体装置製造方法。
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