JP2005217151A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 素子分離絶縁膜23aを形成する工程と、第1、第2犠牲膜26、27を形成する工程と、第1レジストパターン28の第1窓28aの下の第1、2犠牲膜26、27を通して第1トランジスタ形成領域A内の半導体基板20に第1不純物をイオン注入する工程と、第2レジストパターン29の第2窓29aの下の第1、第2犠牲膜26、27を通して第2トランジスタ形成領域B内の半導体基板20に第2不純物をイオン注入する工程と、第1犠牲膜26と第2犠牲膜27とのエッチングレートが異なる条件で第2犠牲膜27をエッチングして除去する工程と、第1、第2トランジスタ形成領域A、Bにそれぞれ第1、第2MOSトランジスタTR1、TR2を形成する工程とを有することを特徴とする半導体装置の製造方法による。
【選択図】 図9
Description
本発明の実施の形態を説明する前に、本発明の予備的事項について説明する。
図6〜11は、本発明の第1実施形態に係る半導体装置の製造途中における断面図である。
上記した第1実施形態ではSTIによりトランジスタ間を分離した。STIは素子の微細化に適しているが、微細化の要求がそれ程厳しくないデバイスに対しては、以下のようなLOCOS(Local Oxidation of Silicon)によりトランジスタ間を分離してもよい。LOCOS法を採用する場合について、図14〜図16を参照して説明する。図14〜図16は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。これらの図において、第1実施形態において説明した部材には第1実施形態ど同様の符号を付し、以下ではその説明を省略する。
次に、本発明の第3実施形態について説明する。図17、図18は、本発明の第3実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第1実施形態で説明した部材には第1実施形態と同様の符号を付し、以下ではその説明を省略する。
本実施形態では、上記した第1実施形態をSOI(Silicon on Insulator)基板に適用する。図19、図20は、本発明の第4実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第1実施形態で説明した部材には第1実施形態と同様の符号を付し、以下ではその説明を省略する。
前記半導体基板に形成されてトランジスタ形成領域を画定する素子分離絶縁膜と、
前記素子分離絶縁膜の上面上から前記トランジスタ形成領域にかけてゲート絶縁膜を介して延在するゲート電極と、
前記ゲート電極の両側の前記トランジスタ形成領域に形成されたソース/ドレイン領域とを有し、
前記素子分離絶縁膜の上面の段差が3nm以下、又は該上面が平坦化されていることを特徴とする半導体装置。
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板の上面に第1犠牲膜を形成する工程と、
前記第1犠牲膜の上に第2犠牲膜を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第1窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第2窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記第1犠牲膜と前記第2犠牲膜のそれぞれのエッチングレートが異なる条件で前記第2犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜の表層部分を変質させて変質層を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記変質層上に形成する工程と、
前記第1窓の下の前記変質層と前記犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記変質層上に形成する工程と、
前記第2窓の下の前記変質層と前記犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、
前記犠牲膜の前記未変質部分をエッチングして除去する工程と、
前記未変質部分を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Claims (5)
- 半導体基板と、
前記半導体基板に形成されてトランジスタ形成領域を画定する素子分離絶縁膜と、
前記素子分離絶縁膜の上面上から前記トランジスタ形成領域にかけてゲート絶縁膜を介して延在するゲート電極と、
前記ゲート電極の両側の前記トランジスタ形成領域に形成されたソース/ドレイン領域とを有し、
前記素子分離絶縁膜の上面の段差が3nm以下、又は該上面が平坦化されていることを特徴とする半導体装置。 - 第1トランジスタ形成領域と第2トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板の上面に第1犠牲膜を形成する工程と、
前記第1犠牲膜の上に第2犠牲膜を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第1窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第2窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記第1犠牲膜と前記第2犠牲膜のそれぞれのエッチングレートが異なる条件で前記第2犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1不純物をイオン注入する工程と前記第2不純物をイオン注入する工程とでは、不純物の種類、加速エネルギ、及びドーズ量の少なくとも一つが異なることを特徴とする請求項2に記載の半導体装置の製造方法。
- 第1トランジスタ形成領域と第2トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜の表層部分を変質させて変質層を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記変質層上に形成する工程と、
前記第1窓の下の前記変質層と前記犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記変質層上に形成する工程と、
前記第2窓の下の前記変質層と前記犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、
前記犠牲膜の前記未変質部分をエッチングして除去する工程と、
前記未変質部分を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記犠牲膜に変質層を形成する工程は、前記犠牲膜をプラズマに曝すことにより行われることを特徴とする請求項4に記載の半導体装置の製造方法。
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