JP2001237417A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001237417A JP2001237417A JP2000044520A JP2000044520A JP2001237417A JP 2001237417 A JP2001237417 A JP 2001237417A JP 2000044520 A JP2000044520 A JP 2000044520A JP 2000044520 A JP2000044520 A JP 2000044520A JP 2001237417 A JP2001237417 A JP 2001237417A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- silicon oxide
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 素子分離領域と活性領域との境界の段差に起
因するゲート絶縁膜の耐圧低下を抑制する。 【解決手段】 半導体基板１の主面に溝を形成し、溝を
埋め込むシリコン酸化膜を堆積した後、このシリコン酸
化膜にＣＭＰ法を適用して研磨し、溝の内部にのみシリ
コン酸化膜を残存させて素子分離領域であるシリコン酸
化膜７を形成する。その後、溝の形成に利用したシリコ
ン窒化膜を除去し、犠牲酸化膜を形成してイオン注入を
行った後、犠牲酸化膜を除去する。その後、ドライエッ
チングを施して、半導体基板１（活性領域）とシリコン
酸化膜７との境界部の段差Ｓの断面形状をラウンディン
グ状に形成する。
因するゲート絶縁膜の耐圧低下を抑制する。 【解決手段】 半導体基板１の主面に溝を形成し、溝を
埋め込むシリコン酸化膜を堆積した後、このシリコン酸
化膜にＣＭＰ法を適用して研磨し、溝の内部にのみシリ
コン酸化膜を残存させて素子分離領域であるシリコン酸
化膜７を形成する。その後、溝の形成に利用したシリコ
ン窒化膜を除去し、犠牲酸化膜を形成してイオン注入を
行った後、犠牲酸化膜を除去する。その後、ドライエッ
チングを施して、半導体基板１（活性領域）とシリコン
酸化膜７との境界部の段差Ｓの断面形状をラウンディン
グ状に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor）の信頼性の向
上に適用して有効な技術に関する。
技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor）の信頼性の向
上に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体素
子の素子分離に浅溝素子分離技術が適用されている。
子の素子分離に浅溝素子分離技術が適用されている。
【０００３】浅溝素子分離は、半導体基板の主面上にシ
リコン酸化膜およびシリコン窒化膜を順次堆積し、素子
分離領域が形成される領域に開口を持つフォトレジスト
膜をパターニングし、このフォトレジスト膜をマスクと
してシリコン窒化膜、シリコン酸化膜および基板である
シリコンウェハがエッチングされる。このエッチングに
より浅溝が形成される。
リコン酸化膜およびシリコン窒化膜を順次堆積し、素子
分離領域が形成される領域に開口を持つフォトレジスト
膜をパターニングし、このフォトレジスト膜をマスクと
してシリコン窒化膜、シリコン酸化膜および基板である
シリコンウェハがエッチングされる。このエッチングに
より浅溝が形成される。
【０００４】フォトレジスト膜を除去した後、浅溝を埋
め込むシリコン酸化膜を堆積し、このシリコン酸化膜に
ＣＭＰ法による研磨を施して、浅溝内にのみシリコン酸
化膜を残存させる。この溝内に残存したシリコン酸化膜
が素子分離構造となる。なお、このＣＭＰ法においては
シリコン窒化膜が研磨ストッパとして機能することとな
る。
め込むシリコン酸化膜を堆積し、このシリコン酸化膜に
ＣＭＰ法による研磨を施して、浅溝内にのみシリコン酸
化膜を残存させる。この溝内に残存したシリコン酸化膜
が素子分離構造となる。なお、このＣＭＰ法においては
シリコン窒化膜が研磨ストッパとして機能することとな
る。
【０００５】その後、シリコン窒化膜をたとえば熱リン
酸で選択的に除去し、犠牲酸化膜を形成後イオン注入法
により所定の領域にウェルが形成され、素子が形成され
る半導体基板が形成される。この後、所定のＭＩＳＦＥ
Ｔが半導体素子として形成されることになる。
酸で選択的に除去し、犠牲酸化膜を形成後イオン注入法
により所定の領域にウェルが形成され、素子が形成され
る半導体基板が形成される。この後、所定のＭＩＳＦＥ
Ｔが半導体素子として形成されることになる。
【０００６】このような半導体装置の構成および製造方
法は、たとえば国際公開番号ＷＯ９８／１１６０１号公
報に記載されている。
法は、たとえば国際公開番号ＷＯ９８／１１６０１号公
報に記載されている。
【０００７】
【発明が解決しようとする課題】ところが、本発明者ら
が、前記のような半導体装置について検討したところ、
信頼性の点で十分でないことが判明し、その主な要因と
して以下のような問題があることを認識した。
が、前記のような半導体装置について検討したところ、
信頼性の点で十分でないことが判明し、その主な要因と
して以下のような問題があることを認識した。
【０００８】すなわち、図１７に示すように、ゲート絶
縁膜を形成する直前の段階で、素子分離領域と活性領域
との境界部に段差Ｓが形成される。段差Ｓは、前記した
ような基板の表面処理を前提にすれば、素子分離領域で
あるシリコン酸化膜Ｏｘと活性領域であるシリコンＳｉ
とのエッチング速度の相違から不可避的に生じる。とこ
ろが、このような段差Ｓが存在すると、図示するよう
に、段差Ｓの稜部でゲート絶縁膜Ｇｏｘの薄膜化が生じ
（Ａ部）、このＡ部でゲート電極Ｇと基板（Ｓｉ）との
間の耐圧、つまりゲート絶縁膜Ｇｏｘの耐圧の低下が発
生してしまう。この結果ゲート耐圧が低下し、ＭＩＳＦ
ＥＴの信頼性、ひいては半導体装置の信頼性を低下する
こととなる。
縁膜を形成する直前の段階で、素子分離領域と活性領域
との境界部に段差Ｓが形成される。段差Ｓは、前記した
ような基板の表面処理を前提にすれば、素子分離領域で
あるシリコン酸化膜Ｏｘと活性領域であるシリコンＳｉ
とのエッチング速度の相違から不可避的に生じる。とこ
ろが、このような段差Ｓが存在すると、図示するよう
に、段差Ｓの稜部でゲート絶縁膜Ｇｏｘの薄膜化が生じ
（Ａ部）、このＡ部でゲート電極Ｇと基板（Ｓｉ）との
間の耐圧、つまりゲート絶縁膜Ｇｏｘの耐圧の低下が発
生してしまう。この結果ゲート耐圧が低下し、ＭＩＳＦ
ＥＴの信頼性、ひいては半導体装置の信頼性を低下する
こととなる。
【０００９】本発明の目的は、素子分離領域と活性領域
との境界の段差に起因するゲート絶縁膜の耐圧低下を抑
制することにある。
との境界の段差に起因するゲート絶縁膜の耐圧低下を抑
制することにある。
【００１０】また、本発明の目的は、ゲート絶縁膜の耐
圧を向上し、ＭＩＳＦＥＴおよび半導体装置の信頼性を
向上することにある。
圧を向上し、ＭＩＳＦＥＴおよび半導体装置の信頼性を
向上することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置の製造方法は、半導体
基板の主面上にシリコン窒化膜を形成し、シリコン窒化
膜および半導体基板の主面に素子分離用の溝を形成し、
その溝を埋め込む絶縁膜を堆積し、ＣＭＰ法を用いて絶
縁膜を研磨し、溝内にのみ絶縁膜を残存させ、シリコン
窒化膜を選択的に除去し、半導体基板の主面に犠牲酸化
膜を形成し、イオン注入し、犠牲酸化膜を除去し、ゲー
ト絶縁膜およびゲート電極を形成する工程を有し、ゲー
ト絶縁膜の形成前に半導体基板の主面および絶縁膜の表
面にドライエッチングを施すものである。
基板の主面上にシリコン窒化膜を形成し、シリコン窒化
膜および半導体基板の主面に素子分離用の溝を形成し、
その溝を埋め込む絶縁膜を堆積し、ＣＭＰ法を用いて絶
縁膜を研磨し、溝内にのみ絶縁膜を残存させ、シリコン
窒化膜を選択的に除去し、半導体基板の主面に犠牲酸化
膜を形成し、イオン注入し、犠牲酸化膜を除去し、ゲー
ト絶縁膜およびゲート電極を形成する工程を有し、ゲー
ト絶縁膜の形成前に半導体基板の主面および絶縁膜の表
面にドライエッチングを施すものである。
【００１４】このような半導体装置の製造方法によれ
ば、ゲート絶縁膜の形成前に表面にドライエッチングを
施すため、活性領域と素子分離領域の境界に段差が形成
されても、段差の稜部が丸みを帯びたように加工される
ため、ゲート絶縁膜の形成が前記丸みを覆うように均一
に形成され、局所的に膜厚が薄くなるような状況を生じ
ない。この結果、ゲート絶縁膜は前記境界部においても
均一な膜厚で形成され、ゲート絶縁膜の耐圧を向上でき
る。このため、ＭＩＳＦＥＴのゲート耐圧を向上し、半
導体装置の信頼性を向上できる。
ば、ゲート絶縁膜の形成前に表面にドライエッチングを
施すため、活性領域と素子分離領域の境界に段差が形成
されても、段差の稜部が丸みを帯びたように加工される
ため、ゲート絶縁膜の形成が前記丸みを覆うように均一
に形成され、局所的に膜厚が薄くなるような状況を生じ
ない。この結果、ゲート絶縁膜は前記境界部においても
均一な膜厚で形成され、ゲート絶縁膜の耐圧を向上でき
る。このため、ＭＩＳＦＥＴのゲート耐圧を向上し、半
導体装置の信頼性を向上できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】図１〜図１６は、本発明の一実施の形態で
ある半導体装置の製造工程の一例を工程順に示した断面
図である。
ある半導体装置の製造工程の一例を工程順に示した断面
図である。
【００１７】まず、図１に示すように、たとえばｐ型で
比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体
基板１を用意し、たとえば８５０℃程度でウェット酸化
して形成した膜厚１０nm程度の薄いシリコン酸化膜２お
よびたとえばＣＶＤ（Chemical Vapor Deposition ）法
で形成した膜厚１４０nm程度のシリコン窒化膜３を半導
体基板１上に堆積する。シリコン酸化膜２は、シリコン
窒化膜３によるストレスを緩和して半導体基板１の表面
に発生する結晶欠陥を抑制する作用がある。また、シリ
コン窒化膜３は、溝を形成するためのマスクの機能とと
もに、ＣＭＰ法による研磨のストッパとして機能する。
ここでは単結晶シリコンの半導体基板１を例示するが、
表面に単結晶シリコン層を有するＳＯＩ（Silicon On I
nsulator）基板、あるいは、表面に多結晶シリコン膜を
有するガラス、セラミックス等の誘電体基板であっても
よい。
比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体
基板１を用意し、たとえば８５０℃程度でウェット酸化
して形成した膜厚１０nm程度の薄いシリコン酸化膜２お
よびたとえばＣＶＤ（Chemical Vapor Deposition ）法
で形成した膜厚１４０nm程度のシリコン窒化膜３を半導
体基板１上に堆積する。シリコン酸化膜２は、シリコン
窒化膜３によるストレスを緩和して半導体基板１の表面
に発生する結晶欠陥を抑制する作用がある。また、シリ
コン窒化膜３は、溝を形成するためのマスクの機能とと
もに、ＣＭＰ法による研磨のストッパとして機能する。
ここでは単結晶シリコンの半導体基板１を例示するが、
表面に単結晶シリコン層を有するＳＯＩ（Silicon On I
nsulator）基板、あるいは、表面に多結晶シリコン膜を
有するガラス、セラミックス等の誘電体基板であっても
よい。
【００１８】次に、図２に示すように、フォトレジスト
膜４をマスクにして、溝５が形成される領域のシリコン
窒化膜３およびシリコン酸化膜２をパターニングし、こ
のシリコン窒化膜をマスクとして半導体基板１をドライ
エッチングすることにより、素子分離領域の半導体基板
１に深さ３００〜４００nm程度の溝５を形成する。な
お、フォトレジスト膜４をマスクにして溝５を形成して
も良い。
膜４をマスクにして、溝５が形成される領域のシリコン
窒化膜３およびシリコン酸化膜２をパターニングし、こ
のシリコン窒化膜をマスクとして半導体基板１をドライ
エッチングすることにより、素子分離領域の半導体基板
１に深さ３００〜４００nm程度の溝５を形成する。な
お、フォトレジスト膜４をマスクにして溝５を形成して
も良い。
【００１９】次に、フォトレジスト膜４を除去した後、
前記のエッチングによって溝５の内壁に生じたダメージ
層を除去するために、たとえば８５０〜９００℃程度の
ウェット酸化による薄い（膜厚１０nm程度の）シリコン
酸化膜（図示せず）を溝５の内壁に形成する。その後、
図３に示すように、たとえばオゾン（Ｏ3 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜６を３００〜
４００nm程度の膜厚で堆積する。このシリコン酸化膜６
は、１０００℃程度でドライ酸化によりシンタリング
（焼き締め）を行なってもよい。
前記のエッチングによって溝５の内壁に生じたダメージ
層を除去するために、たとえば８５０〜９００℃程度の
ウェット酸化による薄い（膜厚１０nm程度の）シリコン
酸化膜（図示せず）を溝５の内壁に形成する。その後、
図３に示すように、たとえばオゾン（Ｏ3 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜６を３００〜
４００nm程度の膜厚で堆積する。このシリコン酸化膜６
は、１０００℃程度でドライ酸化によりシンタリング
（焼き締め）を行なってもよい。
【００２０】次に、図４に示すように、このシリコン酸
化膜６をＣＭＰ法により研磨して溝５以外の領域のシリ
コン酸化膜６を除去し、溝５の内部にシリコン酸化膜７
を残して素子分離領域を形成する。なお、このＣＭＰ法
による研磨の前に、溝５の領域にシリコン窒化膜を形成
して、溝５領域のシリコン酸化膜が過剰に深く研磨され
るディッシングを防止することができる。
化膜６をＣＭＰ法により研磨して溝５以外の領域のシリ
コン酸化膜６を除去し、溝５の内部にシリコン酸化膜７
を残して素子分離領域を形成する。なお、このＣＭＰ法
による研磨の前に、溝５の領域にシリコン窒化膜を形成
して、溝５領域のシリコン酸化膜が過剰に深く研磨され
るディッシングを防止することができる。
【００２１】次に、図５に示すように、半導体基板１の
表面に残存しているシリコン窒化膜３をたとえば熱リン
酸を用いたウェットエッチングで除去する。このとき、
シリコン酸化膜２も同時に除去される。
表面に残存しているシリコン窒化膜３をたとえば熱リン
酸を用いたウェットエッチングで除去する。このとき、
シリコン酸化膜２も同時に除去される。
【００２２】次に、図６に示すように、イオン注入のた
めの犠牲酸化膜８を形成し、イオン注入を行う。イオン
注入は、半導体基板１にｎ型不純物、たとえばＰ（リ
ン）をイオン打ち込みしてｎ型ウェル１０を形成し、ｐ
型不純物、たとえばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル１１を形成する。なお、このイオン打ち込み
に続いて、ＭＩＳＦＥＴのしきい値電圧を調整するため
の不純物、たとえばＢＦ 2（フッ化ホウ素）をｐ型ウエ
ル１１およびｎ型ウエル１０にイオン打ち込みすること
ができる。
めの犠牲酸化膜８を形成し、イオン注入を行う。イオン
注入は、半導体基板１にｎ型不純物、たとえばＰ（リ
ン）をイオン打ち込みしてｎ型ウェル１０を形成し、ｐ
型不純物、たとえばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル１１を形成する。なお、このイオン打ち込み
に続いて、ＭＩＳＦＥＴのしきい値電圧を調整するため
の不純物、たとえばＢＦ 2（フッ化ホウ素）をｐ型ウエ
ル１１およびｎ型ウエル１０にイオン打ち込みすること
ができる。
【００２３】その後、フッ酸（ＨＦ）等の酸溶液を用い
てウェットエッチングを施し、犠牲酸化膜を除去する。
この段階の断面を図７に示す。ここで、ある程度のオー
バーエッチングを施すため、図８に拡大して示すよう
に、素子分離領域であるシリコン酸化膜７が、活性領域
である半導体基板１に対して過剰にエッチングされ、段
差Ｓを生じる。
てウェットエッチングを施し、犠牲酸化膜を除去する。
この段階の断面を図７に示す。ここで、ある程度のオー
バーエッチングを施すため、図８に拡大して示すよう
に、素子分離領域であるシリコン酸化膜７が、活性領域
である半導体基板１に対して過剰にエッチングされ、段
差Ｓを生じる。
【００２４】次に、図９に示すように、半導体基板１の
全面にプラズマＰを用いたドライエッチングを施す。プ
ラグマの生成条件は、たとえば、原料ガスをＣＨＦ3、
ＣＦ4およびアルゴンとし、各々の流量をそれぞれ３
０、５０、８００ｓｃｃｍとする。また、反応圧力を１
８００ｍＴｏｒｒ（約２４０Ｐａ）とする。
全面にプラズマＰを用いたドライエッチングを施す。プ
ラグマの生成条件は、たとえば、原料ガスをＣＨＦ3、
ＣＦ4およびアルゴンとし、各々の流量をそれぞれ３
０、５０、８００ｓｃｃｍとする。また、反応圧力を１
８００ｍＴｏｒｒ（約２４０Ｐａ）とする。
【００２５】このようなドライエッチングにより、図１
０に示すように、段差Ｓの凸形状が、ランディング状の
断面形状になる。このように段差がラウンディング状に
なることにより、この段差Ｓを横断するゲート絶縁膜の
段差Ｓ部における膜厚が均一に形成され、局所的な電界
の集中を防止して、ゲート絶縁膜の耐圧を向上できる。
０に示すように、段差Ｓの凸形状が、ランディング状の
断面形状になる。このように段差がラウンディング状に
なることにより、この段差Ｓを横断するゲート絶縁膜の
段差Ｓ部における膜厚が均一に形成され、局所的な電界
の集中を防止して、ゲート絶縁膜の耐圧を向上できる。
【００２６】なお、ドライエッチングの条件は、ラウン
ディングの効果と、許容できるリセス量（活性領域表面
に対してシリコン酸化膜７の表面が後退する量）、サイ
ドエッチ量等、構造上の制約に対して最適な条件を適用
できる。シリコン酸化膜７の後退が許容できるときのは
シリコン酸化膜がエッチングされる条件を選択でき、後
退が許容できないときには、シリコン酸化膜に対して選
択比を有する条件を選択できる。
ディングの効果と、許容できるリセス量（活性領域表面
に対してシリコン酸化膜７の表面が後退する量）、サイ
ドエッチ量等、構造上の制約に対して最適な条件を適用
できる。シリコン酸化膜７の後退が許容できるときのは
シリコン酸化膜がエッチングされる条件を選択でき、後
退が許容できないときには、シリコン酸化膜に対して選
択比を有する条件を選択できる。
【００２７】次に、図１１に示すように、半導体基板１
の表面に、ゲート絶縁膜１３を形成する。ゲート絶縁膜
１３は、たとえば８００℃程度のウェット酸化法により
形成し、膜厚はたとえば７ｎｍとする。その後、ゲート
絶縁膜１３上にゲート電極となる多結晶シリコン膜１４
を形成する。
の表面に、ゲート絶縁膜１３を形成する。ゲート絶縁膜
１３は、たとえば８００℃程度のウェット酸化法により
形成し、膜厚はたとえば７ｎｍとする。その後、ゲート
絶縁膜１３上にゲート電極となる多結晶シリコン膜１４
を形成する。
【００２８】この段階の拡大断面図を図１２に示す。図
示するように、活性領域と素子分離領域の境界部に形成
された段差Ｓの形状はラウンディング状に形成されてい
るため、ゲート絶縁膜１３の膜厚は、境界部においても
均一に形成される。このため、従来技術の問題点で説明
したような局所的な電界集中は生じず、ゲート絶縁膜１
３の耐圧は高く維持される。
示するように、活性領域と素子分離領域の境界部に形成
された段差Ｓの形状はラウンディング状に形成されてい
るため、ゲート絶縁膜１３の膜厚は、境界部においても
均一に形成される。このため、従来技術の問題点で説明
したような局所的な電界集中は生じず、ゲート絶縁膜１
３の耐圧は高く維持される。
【００２９】次に、図１３に示すように、多結晶シリコ
ン膜１４を所定のパターンにパターニングして、ゲート
電極１５を形成する。その後、ゲート電極１５の存在下
でイオン注入を行い、ＭＩＳＦＥＴのソース・ドレイン
領域となる不純物半導体領域１６を形成する。不純物半
導体領域１６は、ゲート電極１５に対して自己整合的に
形成され、ｎ型ウェルにはｐ型不純物が、ｐ型ウェルに
はｎ型不純物が導入されるように形成される。また、不
純物半導体領域１６には、低濃度の不純物が導入され
る。
ン膜１４を所定のパターンにパターニングして、ゲート
電極１５を形成する。その後、ゲート電極１５の存在下
でイオン注入を行い、ＭＩＳＦＥＴのソース・ドレイン
領域となる不純物半導体領域１６を形成する。不純物半
導体領域１６は、ゲート電極１５に対して自己整合的に
形成され、ｎ型ウェルにはｐ型不純物が、ｐ型ウェルに
はｎ型不純物が導入されるように形成される。また、不
純物半導体領域１６には、低濃度の不純物が導入され
る。
【００３０】次に、図１４に示すように、ゲート電極１
５の側壁にサイドウォールスペーサ１７が形成される。
サイドウォールスペーサ１７の形成は、たとえばシリコ
ン窒化膜を半導体基板１の全面にたとえばＣＶＤ法を用
いて形成し、このシリコン窒化膜を異方性エッチングし
て、ゲート電極１５の側壁にのみ残存するように形成す
る。シリコン窒化膜はシリコン酸化膜に代えることがで
きる。その後、サイドウォールスペーサ１７およびゲー
ト電極１５の存在下で、イオン注入を行い、高濃度の不
純物半導体領域１８を形成する。不純物半導体領域１８
は、サイドウォールスペーサ１７に対して自己整合的に
形成され、ｎ型ウェルにはｐ型不純物が、ｐ型ウェルに
はｎ型不純物が導入されるように形成される。また、不
純物半導体領域１８には、高濃度の不純物が導入され
る。このようにして、高濃度の半導体領域１８および低
濃度の半導体領域１６とでＬＤＤ（Lightly Doped Drai
n）が構成される。
５の側壁にサイドウォールスペーサ１７が形成される。
サイドウォールスペーサ１７の形成は、たとえばシリコ
ン窒化膜を半導体基板１の全面にたとえばＣＶＤ法を用
いて形成し、このシリコン窒化膜を異方性エッチングし
て、ゲート電極１５の側壁にのみ残存するように形成す
る。シリコン窒化膜はシリコン酸化膜に代えることがで
きる。その後、サイドウォールスペーサ１７およびゲー
ト電極１５の存在下で、イオン注入を行い、高濃度の不
純物半導体領域１８を形成する。不純物半導体領域１８
は、サイドウォールスペーサ１７に対して自己整合的に
形成され、ｎ型ウェルにはｐ型不純物が、ｐ型ウェルに
はｎ型不純物が導入されるように形成される。また、不
純物半導体領域１８には、高濃度の不純物が導入され
る。このようにして、高濃度の半導体領域１８および低
濃度の半導体領域１６とでＬＤＤ（Lightly Doped Drai
n）が構成される。
【００３１】次に、図１５に示すように、シリサイド層
１９および絶縁膜２０を形成する。シリサイド層１９
は、たとえば半導体基板１の全面にタングステン、チタ
ン、コバルト等の金属膜を堆積し、その後熱処理を施し
て、前記金属膜をシリコンとが接している部分にシリサ
イド反応を発生させる。この後未反応の金属膜を選択的
に除去する。すなわち、いわゆるサリサイド法を用いて
形成できる。このようにシリサイド層１９を形成するこ
とにより、ゲート電極１５の抵抗を低減し、また、ソー
ス・ドレイン領域の接触抵抗を低減できる。絶縁膜２０
には、たとえばＣＶＤ法によるシリコン窒化膜を用いる
ことができる。
１９および絶縁膜２０を形成する。シリサイド層１９
は、たとえば半導体基板１の全面にタングステン、チタ
ン、コバルト等の金属膜を堆積し、その後熱処理を施し
て、前記金属膜をシリコンとが接している部分にシリサ
イド反応を発生させる。この後未反応の金属膜を選択的
に除去する。すなわち、いわゆるサリサイド法を用いて
形成できる。このようにシリサイド層１９を形成するこ
とにより、ゲート電極１５の抵抗を低減し、また、ソー
ス・ドレイン領域の接触抵抗を低減できる。絶縁膜２０
には、たとえばＣＶＤ法によるシリコン窒化膜を用いる
ことができる。
【００３２】次に、図１６に示すように、ＭＩＳＦＥＴ
を覆う絶縁膜２１を形成し、接続部材であるプラグ２
２、配線２３を形成する。
を覆う絶縁膜２１を形成し、接続部材であるプラグ２
２、配線２３を形成する。
【００３３】絶縁膜２１には、たとえばＴＥＯＳとオゾ
ンを用いてＣＶＤ法により形成したシリコン酸化膜を適
用できる。また、ＳＯＧ（Spin On Glass）等流動性の
高い絶縁膜を用いても良い。また、絶縁膜２１の表面は
ＣＭＰ法により平坦化できる。
ンを用いてＣＶＤ法により形成したシリコン酸化膜を適
用できる。また、ＳＯＧ（Spin On Glass）等流動性の
高い絶縁膜を用いても良い。また、絶縁膜２１の表面は
ＣＭＰ法により平坦化できる。
【００３４】プラグ２２は、絶縁膜２１に開口した接続
孔内に形成する。接続孔は、たとえばシリコン酸化膜が
エッチングされやすくシリコン窒化膜がエッチングされ
難い第１のエッチングにより絶縁膜２１をエッチングし
た後、シリコン窒化膜がエッチングされる第２のエッチ
ングで絶縁膜２０をエッチングしても良い。この場合、
第１のエッチングではシリコン窒化膜で構成した絶縁膜
２０がエッチングストッパとして機能し、半導体基板１
（素子分離領域であるシリコン酸化膜７）の過剰なエッ
チングを防止できる。接続孔を形成した後、この接続孔
を埋め込む導電膜を堆積する。導電膜にはたとえば多結
晶シリコン膜を適用できる。多結晶シリコン膜に代え
て、窒化チタン膜とタングステン膜との積層膜を適用す
ることもできる。これら導電膜を形成後、ＣＭＰ法を適
用して導電膜を研磨し、あるいはエッチバック法を適用
して絶縁膜２１上の導電膜をエッチングし、接続孔の内
部にのみ導電膜が残存するようにする。これによりプラ
グ２２を形成する。
孔内に形成する。接続孔は、たとえばシリコン酸化膜が
エッチングされやすくシリコン窒化膜がエッチングされ
難い第１のエッチングにより絶縁膜２１をエッチングし
た後、シリコン窒化膜がエッチングされる第２のエッチ
ングで絶縁膜２０をエッチングしても良い。この場合、
第１のエッチングではシリコン窒化膜で構成した絶縁膜
２０がエッチングストッパとして機能し、半導体基板１
（素子分離領域であるシリコン酸化膜７）の過剰なエッ
チングを防止できる。接続孔を形成した後、この接続孔
を埋め込む導電膜を堆積する。導電膜にはたとえば多結
晶シリコン膜を適用できる。多結晶シリコン膜に代え
て、窒化チタン膜とタングステン膜との積層膜を適用す
ることもできる。これら導電膜を形成後、ＣＭＰ法を適
用して導電膜を研磨し、あるいはエッチバック法を適用
して絶縁膜２１上の導電膜をエッチングし、接続孔の内
部にのみ導電膜が残存するようにする。これによりプラ
グ２２を形成する。
【００３５】配線２３の形成は、プラグ２２の形成後、
半導体基板１（絶縁膜２１）上に導電膜を全面に堆積
し、これをパターニングして形成できる。導電膜には、
たとえばタングステン膜、窒化チタンとタングステン膜
との積層膜を適用できる。
半導体基板１（絶縁膜２１）上に導電膜を全面に堆積
し、これをパターニングして形成できる。導電膜には、
たとえばタングステン膜、窒化チタンとタングステン膜
との積層膜を適用できる。
【００３６】このようにして図１６に示す半導体装置が
ほぼ完成する。この後、第２層配線、第３層配線等上層
の配線を形成できるが、前記配線２３の場合と同様であ
るので詳細な説明は省略する。
ほぼ完成する。この後、第２層配線、第３層配線等上層
の配線を形成できるが、前記配線２３の場合と同様であ
るので詳細な説明は省略する。
【００３７】本実施の形態の半導体装置によれば、活性
領域（半導体基板１、ウェル１０、１１）と素子分離領
域であるシリコン酸化膜７との境界部に段差が形成され
てもその段差形状をラウンディング状に形成できる。こ
のため、境界部を横切るゲート電極が形成される場合に
も、その境界部におけるゲート絶縁膜が均一な膜厚で形
成され、ゲート絶縁膜を介したゲート電極と半導体基板
との間の絶縁耐圧を向上できる。この結果、ゲート耐圧
を向上してＭＩＳＦＥＴの信頼性を高め、半導体装置の
信頼性を向上できる。
領域（半導体基板１、ウェル１０、１１）と素子分離領
域であるシリコン酸化膜７との境界部に段差が形成され
てもその段差形状をラウンディング状に形成できる。こ
のため、境界部を横切るゲート電極が形成される場合に
も、その境界部におけるゲート絶縁膜が均一な膜厚で形
成され、ゲート絶縁膜を介したゲート電極と半導体基板
との間の絶縁耐圧を向上できる。この結果、ゲート耐圧
を向上してＭＩＳＦＥＴの信頼性を高め、半導体装置の
信頼性を向上できる。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３９】たとえば、前記実施の形態では段差Ｓの断
面をラウンディング状に形成するためにドライエッチン
グ法を適用したが、ウェットエッチング法を適用しても
良い。
面をラウンディング状に形成するためにドライエッチン
グ法を適用したが、ウェットエッチング法を適用しても
良い。
【００４０】また、前記実施の形態では、半導体素子と
してＭＩＳＦＥＴを例示したが、バイポーラ素子、容量
素子（キャパシタ）、あるいはこれらの素子が混在した
半導体装置に適用することができる。
してＭＩＳＦＥＴを例示したが、バイポーラ素子、容量
素子（キャパシタ）、あるいはこれらの素子が混在した
半導体装置に適用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。 （１）素子分離領域と活性領域との境界の段差に起因す
るゲート絶縁膜の耐圧低下を抑制できる。 （２）ゲート絶縁膜の耐圧を向上し、ＭＩＳＦＥＴおよ
び半導体装置の信頼性を向上できる。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。 （１）素子分離領域と活性領域との境界の段差に起因す
るゲート絶縁膜の耐圧低下を抑制できる。 （２）ゲート絶縁膜の耐圧を向上し、ＭＩＳＦＥＴおよ
び半導体装置の信頼性を向上できる。
【図１】本発明の一実施の形態である半導体装置の製造
方法の一例を工程順に示した断面図である。
方法の一例を工程順に示した断面図である。
【図２】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図３】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図４】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図５】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図６】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図７】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図８】実施の形態の半導体装置の製造方法の一例を工
程順に示した拡大断面図である。
程順に示した拡大断面図である。
【図９】実施の形態の半導体装置の製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図１０】実施の形態の半導体装置の製造方法の一例を
工程順に示した拡大断面図である。
工程順に示した拡大断面図である。
【図１１】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１２】実施の形態の半導体装置の製造方法の一例を
工程順に示した拡大断面図である。
工程順に示した拡大断面図である。
【図１３】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１４】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１５】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１６】実施の形態の半導体装置の製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１７】本発明の課題を説明する拡大断面図である。
１ 半導体基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ フォトレジスト膜 ５ 溝 ６ シリコン酸化膜 ７ シリコン酸化膜 ８ 犠牲酸化膜 １０ ｎ型ウェル １１ ｐ型ウエル １３ ゲート絶縁膜 １４ 多結晶シリコン膜 １５ ゲート電極 １６ 不純物半導体領域 １７ サイドウォールスペーサ １８ 不純物半導体領域 １９ シリサイド層 ２０ 絶縁膜（シリコン窒化膜） ２１ 絶縁膜（シリコン酸化膜） ２２ プラグ ２３ 配線 Ｇ ゲート電極 Ｇｏｘ ゲート絶縁膜 Ｏｘ シリコン酸化膜 Ｐ プラズマ Ｓ 段差 Ｓｉ シリコン
フロントページの続き (72)発明者 黒崎 秀彰 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 岡田 大介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA36 AA44 AA66 AA69 AA77 AA78 CA14 CA17 CA18 DA04 DA23 DA24 DA53 DA74 5F040 DA00 DA19 DB03 DC01 EC01 EC04 EC07 EC13 EF02 EF11 EH02 EJ02 EJ03 EJ04 EJ08 EK05 FA03 FA07 FA19 FB02 FB04 FC00 FC10 FC19 FC27
Claims (1)
- 【請求項１】 （ａ）半導体基板の主面上にシリコン窒
化膜を形成し、前記シリコン窒化膜および半導体基板の
主面に素子分離用の溝を形成する工程と、 （ｂ）前記溝を埋め込む絶縁膜を堆積する工程と、 （ｃ）ＣＭＰ法を用いて前記絶縁膜を研磨し、前記溝内
にのみ前記絶縁膜を残存させる工程と、 （ｄ）前記シリコン窒化膜を選択的に除去する工程と、 （ｅ）前記半導体基板の主面に犠牲酸化膜を形成し、イ
オン注入をする工程と、 （ｆ）前記犠牲酸化膜を除去し、ゲート絶縁膜およびゲ
ート電極を形成する工程と、を有する半導体装置の製造
方法であって、前記ゲート絶縁膜の形成前に、前記半導
体基板の主面および絶縁膜の表面にドライエッチングを
施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044520A JP2001237417A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044520A JP2001237417A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237417A true JP2001237417A (ja) | 2001-08-31 |
Family
ID=18567260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044520A Pending JP2001237417A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217151A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-02-22 JP JP2000044520A patent/JP2001237417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217151A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4685359B2 (ja) * | 2004-01-29 | 2011-05-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| US6468877B1 (en) | Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner | |
| KR20120036185A (ko) | 반도체 소자 및 그 제조 방법 | |
| TWI231567B (en) | Method of forming a self-aligned floating gate in flash memory cell | |
| JP2004186557A (ja) | 半導体装置の製造方法 | |
| US8378395B2 (en) | Methods of fabricating field effect transistors having protruded active regions | |
| KR100733446B1 (ko) | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| US6087241A (en) | Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method | |
| KR100764742B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US6417056B1 (en) | Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge | |
| US20040155277A1 (en) | Method for manufacturing a semiconductor device including a PIP capacitor and a MOS transistor | |
| KR20000013397A (ko) | 트렌치 격리 형성 방법 | |
| TW200421525A (en) | Method of forming shallow trench isolation(STI) with chamfered corner | |
| US6383921B1 (en) | Self aligned silicide contact method of fabrication | |
| JPH11121621A (ja) | 自己整列コンタクトホール形成方法 | |
| KR20060042460A (ko) | 반도체소자의 리세스 채널을 갖는 트랜지스터 제조방법 | |
| JP2001237417A (ja) | 半導体装置の製造方法 | |
| KR100466207B1 (ko) | 반도체 소자의 제조 방법 | |
| US20040157405A1 (en) | Methods for forming a device isolating barrier and methods for forming a gate electrode using the same | |
| KR100481987B1 (ko) | 반도체 소자의 ｍｏｓ 커패시터 형성 방법 | |
| KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100589498B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20050052643A (ko) | 리세스 채널을 갖는 트랜지스터 형성방법 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| JP2003100868A (ja) | 半導体装置およびその製造方法 |