JP2004186557A - 半導体装置の製造方法 - Google Patents

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Abstract

【目的】微細化されたトレンチ素子分離の分離特性を向上させる
【構成】シリコン基板にエッチング形成した素子分離領域のトレンチに、トレンチ底部のコーナー部のみが露出するようにトレンチ内部に不均一な膜厚のシリコン酸化膜を堆積する。トレンチ内部のシリコン基板の露出しているトレンチコーナー部よりシリコン基板を選択的にエッチングし、トレンチの体積を増加させたものである。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は素子分離領域を有する半導体装置の半導体製造方法に関し、特にトレンチを用いた素子分離技術に関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（ダイナミック アクセス メモリ）等の半導体装置の微細化に伴い、従来の選択酸化による素子分離ではなく、素子分離がＳＴＩ（シャロー トレンチ アイソレーション：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）技術によってがおこなわれるようになってきた（特開２００１−５７３８２参照）。ＳＴＩ技術は、シリコン等の半導体基板に形成したトレンチ（溝）に酸化膜等の絶縁膜を埋め込むことにより素子分離領域を形成するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のトレンチ素子分離では、必ずしも十分な電気的な素子分離耐圧を得ることができなかった。素子分離耐圧は隣接する素子間に形成されるトレンチに沿ったシリコン領域の最短距離に依存するが、シリコン領域の距離を増加させるためには、たとえば、トレンチの深さを深くし隣接する素子間を長くすることにより可能である。しかしながら、従来のエッチング技術では微細化されたトレンチを制御良く深く、しかも損傷無く形成することは困難であり、分離耐圧を向上させるには限界があった。
【０００４】
そのため、例えば、斜め等の形状の異なるトレンチ形成技術（特開平５−２９２８３参照）も考えられるが、エッチングの難さあるいは微細化の困難さがあり、また、トレンチキャパシタの底部全体を等方的にエッチングして底部を広くする方法（特開平６−３７２７５参照）を応用することも考えられるが、この方法ではトレンチの上方部分もエッチングされるため、素子活性領域は変えることなく素子分離特性を向上させることは困難であった。
【０００５】
【課題を解決するための手段】
本発明は上記の問題を解決するために、シリコン基板に形成したトレンチに、トレンチ底部のコーナー部のみが露出するようにトレンチ内部に不均一な膜厚の絶縁膜を形成し、シリコン基板の露出しているトレンチコーナー部よりシリコン基板を選択的にエッチングし、溝底部のみをエッチングするようにしたものである。
また、トレンチ底部のコーナー部が薄くなるように絶縁膜を堆積後、絶縁膜の表面をエッチングし、トレンチ底部のコーナー部のシリコン基板を露出させるようにもできる。
【０００６】
【発明の実施の形態】
第１図乃至第４図に、本発明の第１の実施形態を示す。従来と同様の工程により、シリコン基板１全面に１５ｎｍ程度のシリコン熱酸化膜２を形成し、ＣＶＤ法により２００ｎｍ程度のシリコン窒化膜３を堆積した後ホトリソグラフィー法およびドライエッチング法によりシリコン基板の素子分離領域に所望の深さ、例えば基板中に４００ｎｍのトレンチ４を形成する（第１図参照）。
【０００７】
その後、スパッタリング法、あるいはプラズマＣＶＤ法により全面に２０ｎｍ程度の薄いシリコン酸化膜５を堆積させる。この時スパッタリング膜、あるいはＣＶＤ酸化膜を非コンフォーマル的な堆積特性に制御することでトレンチ底コーナー部のみを露出させように堆積することができる。例えば、シラン（ＳｉＨ４）と酸素（Ｏ２）ガスを用いたプラズマＣＶＤ法により形成されたＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｓｉｌｉｃａｔｅ）膜では、トレンチ内でのカバレジが悪くなりトレンチ底コーナ部では膜が成長しにくくなり、トレンチ底コーナー部のみ露出あるいは薄膜化できる（第２図参照）。
【０００８】
シリコン酸化膜５堆積後、シリコン基板が露出しない場合はトレンチ底部のみが露出するまでウェットエッチング法により堆積したシリコン酸化膜を除去すればよい。そして、沸硝酸溶液によりトレンチ底コーナー部の露出したシリコン基板を選択的にウェットエッチングし、トレンチ底コーナー部のシリコン基板１を等方的に除去する。その結果、底部において広がったトレンチ形状となる（第３図参照）。
【０００９】
次に、弗酸溶液を用いて全面に堆積しているシリコン酸化膜５を除去し、３００ｎｍ程度のシリコン熱酸化膜６を形成した後、ＣＶＤ法により６００ｎｍ程度のシリコン酸化膜７を全面に堆積させトレンチ４を埋め込み、ＣＭＰ法によりシリコン基板１上に堆積されていたシリコン酸化膜２およびシリコン窒化膜３を研磨して除去する。さらに、従来と全く同様な方法により、ゲート酸化膜８、ゲート電極９、ソース・ドレイン拡散層１０を有するＭＯＳ型トランジスタと、層間絶縁膜１１、コンタクトホール１２、接続配線１３を形成する（第４図参照）。
【００１０】
以上説明したように第１の実施形態によれば、素子分離のためシリコン基板に形成したトレンチに対し、トレンチ底コーナー部において露出したシリコン基板を等方的にエッチングすることにより、従来と同様のドライエッチングをトレンチ形成に対して用いても、素子間に形成されるトレンチに沿ったシリコン基板領域の最短距離を長くすることができ、その結果ＭＯＳ型トランジスタの素子分離耐圧を向上させることができる。
【００１１】
第５図乃至第７図に、本発明の第２の実施形態による半導体装置の製造方法を示す。第１の実施形態と全く同様の工程を経て、シリコン基板２１上形成したシリコン熱酸化膜２２およびシリコン窒化膜２３をマスクとして、トレンチ２４を形成し全面に薄いシリコン酸化膜２５を体積させ、トレンチ底コーナー部のシリコンを等方的にエッチングする（第６図参照）。
【００１２】
次に、熱酸化処理をおこない、隣接するトレンチ底コーナー部の間にある能動領域のシリコン基板２１を全て酸化し、シリコン熱酸化膜２６によりトレンチ底コーナー部において能動領域と下方のシリコン基板２１を絶縁分離させる。この時トレンチ内の表面近傍においてはシリコン基板表面がシリコン酸化膜２５により覆われているため、シリコン基板２１の酸化により成長するシリコン熱酸化膜２６の膜厚は露出表面上のシリコン熱酸化膜よりも薄くなる（第６図参照）。
【００１３】
その後ＣＶＤ法により全面にシリコン酸化膜２７を堆積させ、ＣＭＰ法、エッチング法によりシリコン基板２１上に堆積されているシリコン酸化膜３２およびシリコン窒化膜３３を除去する。さらに第１の実施形態と同様の工程によりゲート酸化膜２８、ゲート電極２９、ソース・ドレイン拡散層３０を有するＭＯＳ型トランジスタと、層間絶縁膜３１、コンタクトホール３２、接続配線３３を形成する（第７図参照）。
【００１４】
以上のように第２の実施形態によれば、素子分離のためシリコン基板に形成したトレンチに対し、トレンチ底コーナー部において露出したシリコン基板を等方的にエッチングし、さらに熱酸化を行うことで能動領域とシリコン基板を絶縁分離する。これにより素子間を完全に分離し、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造をシリコン基板上の所望の領域に形成することができる。この完全に分離された能動領域にＭＯＳ型トランジスタを形成することによりトランジスタの微細化・素子間高耐圧化・高速化・低消費電力化を行うことができる。
【００１５】
【発明の効果】
トレンチ底部のコーナー部よりシリコン基板をエッチングして素子分離領域のトレンチの体積を増大させることにより、隣接する素子間の実効的素子分離の距離を大きくすることができるため、素子の微細化を損なうことなく素子分離特性、つまり素子分離耐圧を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明するためのトレンチ素子分離領域を形成するための工程断面図である。
【図２】本発明の第１の実施形態を説明するためのトレンチ素子分離領域を形成するための工程断面図である。
【図３】本発明の第１の実施形態を説明するためのトレンチ素子分離領域を形成するための工程断面図である。
【図４】本発明の第１の実施形態を説明するためのトレンチ素子分離領域を形成するための工程断面図である。
【図５】本発明の第２の実施形態を説明するためのＳＯＩ構造におけるトレンチ素子分離領域を形成するための工程断面図である。
【図６】本発明の第２の実施形態を説明するためのＳＯＩ構造におけるトレンチ素子分離領域を形成するための工程断面図である。
【図７】本発明の第２の実施形態を説明するためのＳＯＩ構造におけるトレンチ素子分離領域を形成するための工程断面図である。
【符号の説明】
１、２１ シリコン基板
２，６、２２、２６ シリコン熱酸化膜
３、２３ シリコン窒化膜
４、２４ トレンチ
５，２５ 堆積シリコン酸化膜
７，２７ 埋め込みシリコン酸化膜
８，２８ ゲート酸化膜
９，２９ ゲート電極
１０，３０ ソース・ドレイン拡散層
１１，３１ 層間絶縁膜
１２，３２ コンタクトホール
１３，３３ 接続配線

Claims (12)

  1. シリコン基板に溝を形成する工程と、
    前記溝底部の角部のみが露出するように前記溝内部に絶縁膜を形成する工程と、
    前記角部よりシリコン基板を選択的にエッチングする工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜はスパッタリング法あるいはＣＶＤ法によって形成される堆積膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記エッチングは等方性エッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記溝は素子分離溝であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記溝内の前記絶縁膜の形成は、前記溝内部に前記角部のみが薄くなるように前記絶縁膜を形成後エッチングすることにより前記角部のシリコン基板が露出するようにしたものであることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記絶縁膜はスパッタリング法あるいはＣＶＤ法によって形成される堆積膜であることを特徴とする請求項５記載の半導体装置の製造方法。
  7. シリコン基板に隣接する溝を形成する工程と、
    前記溝の底部の角部のみが露出するように前記溝内部に絶縁膜を形成する工程と、
    前記角部よりシリコン基板を選択的にエッチングする工程と、
    前記隣接する溝の内部を酸化し前記隣接する溝が底部においてシリコン酸化膜により絶縁される工程とを有することを特徴とする半導体装置の製造方法。
  8. 前記絶縁膜はスパッタリング法あるいはＣＶＤ法によって形成される堆積膜であることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記エッチングは等方性エッチングであることを特徴とする請求項７記載の半導体装置の製造方法。
  10. 前記溝はＳＯＩ型トランジスタの素子分離溝であることを特徴とする請求項７記載の半導体装置の製造方法。
  11. 前記溝内の前記絶縁膜の形成は、前記溝内部に前記角部のみが薄くなるように前記絶縁膜を形成後エッチングすることにより前記角部のシリコン基板が露出するようにしたものであることを特徴とする請求項７記載の半導体装置の製造方法。
  12. 前記絶縁膜はスパッタリング法あるいはＣＶＤ法によって形成される堆積膜であることを特徴とする請求項１１記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354828B2 (en) 2005-03-31 2008-04-08 Hynix Semiconductor Inc. Semiconductor device with increased channel length and method for fabricating the same
KR101093931B1 (ko) 2006-11-17 2011-12-13 마이크론 테크놀로지, 인크. 전계 효과 트랜지스터들을 형성하는 방법, 복수의 전계 효과 트랜지스터들, 및 복수의 개별 메모리 셀들을 포함하는 ｄｒａｍ 회로

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506192B1 (ko) * 2003-05-12 2005-08-03 매그나칩 반도체 유한회사 반도체 소자의 고저항 영역 형성 방법
KR100525797B1 (ko) * 2003-06-18 2005-11-02 동부아남반도체 주식회사 소자분리막 구조 및 제조 방법
US7157350B2 (en) * 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
US20070059897A1 (en) * 2005-09-09 2007-03-15 Armin Tilke Isolation for semiconductor devices
US7524767B2 (en) * 2005-09-29 2009-04-28 Delphi Technologies, Inc. Method for manufacturing a micro-electro-mechanical structure
TWI278067B (en) * 2006-01-09 2007-04-01 Nanya Technology Corp Method for fabricating a recessed-gate MOS transistor device
US7859026B2 (en) * 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US7445973B2 (en) * 2006-09-29 2008-11-04 Micron Technology, Inc. Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2008258265A (ja) * 2007-04-02 2008-10-23 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
KR20090068539A (ko) * 2007-12-24 2009-06-29 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8648414B2 (en) 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
FR2979477A1 (fr) * 2011-08-29 2013-03-01 St Microelectronics Crolles 2 Mur d'isolement entre transistors sur soi
CN102315154A (zh) * 2011-09-30 2012-01-11 上海宏力半导体制造有限公司 绝缘体上硅结构及其制造方法、半导体器件
FR2995137B1 (fr) 2012-09-05 2015-12-11 Commissariat Energie Atomique Dispositif microelectronique a tranchees d'isolation debordant sous une zone active
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9536999B2 (en) 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) * 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures
CN105990343B (zh) * 2015-02-13 2019-10-08 上海华力微电子有限公司 具有用于嵌入锗材料的成形腔的半导体器件及其双沟槽制造工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
JPH0529283A (ja) 1991-07-23 1993-02-05 Sony Corp 斜めエツチング方法
JPH0637275A (ja) 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US6015985A (en) * 1997-01-21 2000-01-18 International Business Machines Corporation Deep trench with enhanced sidewall surface area
TW406356B (en) * 1998-08-24 2000-09-21 United Microelectronics Corp A method of manufacturing shallow trench isolation structure
TW400614B (en) * 1998-11-06 2000-08-01 United Microelectronics Corp The manufacture method of Shallow Trench Isolation(STI)
JP2001057382A (ja) 1999-08-18 2001-02-27 Sony Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354828B2 (en) 2005-03-31 2008-04-08 Hynix Semiconductor Inc. Semiconductor device with increased channel length and method for fabricating the same
US8049262B2 (en) 2005-03-31 2011-11-01 Hynix Semiconductor, Inc. Semiconductor device with increased channel length and method for fabricating the same
US8779493B2 (en) 2005-03-31 2014-07-15 Hynix Semiconductor Inc. Semiconductor device with increased channel length and method for fabricating the same
KR101093931B1 (ko) 2006-11-17 2011-12-13 마이크론 테크놀로지, 인크. 전계 효과 트랜지스터들을 형성하는 방법, 복수의 전계 효과 트랜지스터들, 및 복수의 개별 메모리 셀들을 포함하는 ｄｒａｍ 회로

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Publication number Publication date
US6841452B2 (en) 2005-01-11
US20040110383A1 (en) 2004-06-10

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