JP2003037272A - ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法 - Google Patents
ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法Info
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Abstract
(57)【要約】
【課題】 ＧＡＡ構造を有する半導体装置の形成方法
を提供する。 【解決手段】 本方法は、ＳＯＩ層、埋没酸化層、下部
基板層からなるＳＯＩ基板を準備する段階と、ＳＯＩ層
をパターニングして活性層パターンを形成する段階、活
性層パターン上に埋没酸化層及び活性層パターンとエッ
チング選択比を有する物質でエッチング防止膜を積層す
る段階と、パターニングを通じて活性層パターンをチャ
ネル領域で横切るゲート領域内のエッチング防止膜を除
去してエッチング防止膜パターンを形成して埋没酸化層
を露出させる段階と、エッチング防止膜パターンをエッ
チングマスクとして用いて埋没酸化層を等方性エッチン
グすることによって、活性層パターンのチャネル領域の
下部にキャビティを形成する段階、キャビティ及びエッ
チング防止膜パターンの間の空間を導電性物質で満たす
段階とを含む。
を提供する。 【解決手段】 本方法は、ＳＯＩ層、埋没酸化層、下部
基板層からなるＳＯＩ基板を準備する段階と、ＳＯＩ層
をパターニングして活性層パターンを形成する段階、活
性層パターン上に埋没酸化層及び活性層パターンとエッ
チング選択比を有する物質でエッチング防止膜を積層す
る段階と、パターニングを通じて活性層パターンをチャ
ネル領域で横切るゲート領域内のエッチング防止膜を除
去してエッチング防止膜パターンを形成して埋没酸化層
を露出させる段階と、エッチング防止膜パターンをエッ
チングマスクとして用いて埋没酸化層を等方性エッチン
グすることによって、活性層パターンのチャネル領域の
下部にキャビティを形成する段階、キャビティ及びエッ
チング防止膜パターンの間の空間を導電性物質で満たす
段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はゲートオールアラウ
ンド（gate all around type）構造トランジスタを有す
る半導体装置形成方法に関するものである。
ンド（gate all around type）構造トランジスタを有す
る半導体装置形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の素子高集積化傾向により基
板に形成される個別素子のサイズを縮める一方、素子の
性能を極大化するために様々な方法が研究開発されてい
る。これら方法のうち、ＳＯＩ（ＳＯＩ：Silicon On I
nsulator）型基板を用いる方法と垂直型トランジスタ
（vertical transistor）等立体的素子を形成する方法
等が提案されている。
板に形成される個別素子のサイズを縮める一方、素子の
性能を極大化するために様々な方法が研究開発されてい
る。これら方法のうち、ＳＯＩ（ＳＯＩ：Silicon On I
nsulator）型基板を用いる方法と垂直型トランジスタ
（vertical transistor）等立体的素子を形成する方法
等が提案されている。
【０００３】ＳＯＩ型基板を用いる場合、完全な素子の
分離が可能なので、高集積化により近隣素子が互いに影
響を及ぶことを防止できる。さらに、ＳＯＩ型基板を用
いる場合、接合方式の素子領域の分離方式に比べて接合
破壊電圧（junction breakdown voltage）が高く、高い
放射線環境での接合部電流発生による問題を減らすこと
ができる長所も有することができる。
分離が可能なので、高集積化により近隣素子が互いに影
響を及ぶことを防止できる。さらに、ＳＯＩ型基板を用
いる場合、接合方式の素子領域の分離方式に比べて接合
破壊電圧（junction breakdown voltage）が高く、高い
放射線環境での接合部電流発生による問題を減らすこと
ができる長所も有することができる。
【０００４】一方、立体的素子の形成方法と関連して、
代表的な立体的素子形成方法としては、ＧＡＡ（Gate A
ll Around）構造がある。ＧＡＡ構造によると、通常Ｓ
ＯＩ型基板に形成されたＳＯＩ層を活性層パターンとし
て使用する。そして、ゲート電極部分で、表面がゲート
絶縁膜で覆われた活性層パターンのチャネル部分をゲー
ト電極層が囲むようにゲート電極を形成する。Gotou,
H.の特許（米国特許登録番号５，１２０，６６６及び
５，３０８，９９９）には、このようなＧＡＡ構造のト
ランジスタ形成方法がよく示されている。
代表的な立体的素子形成方法としては、ＧＡＡ（Gate A
ll Around）構造がある。ＧＡＡ構造によると、通常Ｓ
ＯＩ型基板に形成されたＳＯＩ層を活性層パターンとし
て使用する。そして、ゲート電極部分で、表面がゲート
絶縁膜で覆われた活性層パターンのチャネル部分をゲー
ト電極層が囲むようにゲート電極を形成する。Gotou,
H.の特許（米国特許登録番号５，１２０，６６６及び
５，３０８，９９９）には、このようなＧＡＡ構造のト
ランジスタ形成方法がよく示されている。
【０００５】このように形成されたチャネルでは、ゲー
ト電極層が囲んでいるチャネルの周辺部全部をチャネル
として利用することができるので、チャネルの幅の増加
効果を有する。従って、素子領域縮小によりチャネル幅
が縮まり、チャネル幅が縮まることによって、電流の量
が減るという通常のトランジスタの問題を解決できる。
又、チャネル周辺部に形成されるチャネルの空乏層が互
いに重ねることによって、チャネル全体が完全な孔乏層
を形成できるようになる。
ト電極層が囲んでいるチャネルの周辺部全部をチャネル
として利用することができるので、チャネルの幅の増加
効果を有する。従って、素子領域縮小によりチャネル幅
が縮まり、チャネル幅が縮まることによって、電流の量
が減るという通常のトランジスタの問題を解決できる。
又、チャネル周辺部に形成されるチャネルの空乏層が互
いに重ねることによって、チャネル全体が完全な孔乏層
を形成できるようになる。
【０００６】ところで、ＧＡＡ構造のトランジスタを形
成するためには、活性層パターンの下方と上方に、ゲー
ト電極が形成されなければならない。このような構成の
ためには、通常のＭＯＳトランジスタの形成過程に比べ
て複雑な製造過程が要求される。従って、工程が複雑に
なり、工程費用が増加する問題が発生する。
成するためには、活性層パターンの下方と上方に、ゲー
ト電極が形成されなければならない。このような構成の
ためには、通常のＭＯＳトランジスタの形成過程に比べ
て複雑な製造過程が要求される。従って、工程が複雑に
なり、工程費用が増加する問題が発生する。
【０００７】
【発明が解決しようとする課題】本発明は、前述した従
来のＧＡＡ構造トランジスタ形成時の工程の複雑性を減
らすためのものであり、先ず、チャネル幅（channel wi
dth）を広げる効果があるＧＡＡ構造のトランジスタ素
子を有する半導体装置形成方法を提供することを目的と
する。
来のＧＡＡ構造トランジスタ形成時の工程の複雑性を減
らすためのものであり、先ず、チャネル幅（channel wi
dth）を広げる効果があるＧＡＡ構造のトランジスタ素
子を有する半導体装置形成方法を提供することを目的と
する。
【０００８】同時に、本発明は、フォトリソグラフィー
工程の数を減らして工程を単純化できるＧＡＡ構造のト
ランジスタを有する半導体装置の形成方法を提供するこ
とを目的とする。
工程の数を減らして工程を単純化できるＧＡＡ構造のト
ランジスタを有する半導体装置の形成方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の半導体装置の形成方法は、ＳＯＩ層、埋没
酸化層、下部基板層からなったＳＯＩ基板を準備する段
階と、ＳＯＩ層をパターニングして活性層パターンを形
成する段階と、活性層パターン上に埋没酸化層及び活性
層パターンとエッチング選択比を有する物質としてエッ
チング防止膜を積層する段階と、前記エッチング防止膜
をパターニングして、前記活性層パターンを横切るゲー
ト範囲内で、前記活性層パターン及び前記埋没酸化層を
露出させ、エッチング防止膜パターンを形成する段階
と、エッチング防止膜パターンをエッチングマスクとし
て用いて埋没酸化層を等方性エッチングすることによっ
て、活性層パターンのチャネル領域の下部にキャビティ
を形成する段階と、キャビティ及びエッチング防止膜パ
ターンの間の空間を導電性物質で満たす段階とを備え
る。
めの本発明の半導体装置の形成方法は、ＳＯＩ層、埋没
酸化層、下部基板層からなったＳＯＩ基板を準備する段
階と、ＳＯＩ層をパターニングして活性層パターンを形
成する段階と、活性層パターン上に埋没酸化層及び活性
層パターンとエッチング選択比を有する物質としてエッ
チング防止膜を積層する段階と、前記エッチング防止膜
をパターニングして、前記活性層パターンを横切るゲー
ト範囲内で、前記活性層パターン及び前記埋没酸化層を
露出させ、エッチング防止膜パターンを形成する段階
と、エッチング防止膜パターンをエッチングマスクとし
て用いて埋没酸化層を等方性エッチングすることによっ
て、活性層パターンのチャネル領域の下部にキャビティ
を形成する段階と、キャビティ及びエッチング防止膜パ
ターンの間の空間を導電性物質で満たす段階とを備え
る。
【００１０】本発明において、活性層パターンとキャビ
ティを満たす導電性物質は絶縁されなければならない。
絶縁を形成する方法として、キャビティを形成する段階
に次いで、ゲート絶縁膜を形成する段階をさらに備える
ことができる。又、エッチング防止膜を積層する前に、
活性層パターンの表面を熱酸化又は熱窒化して絶縁膜を
形成する場合、キャビティを形成する段階まで絶縁膜が
除去された部分、即ち、活性層パターンのチャネル領域
の表面にゲート絶縁膜を補償形成しなければならない。
従って、活性層パターン表面に形成された絶縁膜はソー
ス／ドレイン領域の表面とチャネル領域の表面に形成さ
れた絶縁膜の厚さと成分が各々異なることができる。
ティを満たす導電性物質は絶縁されなければならない。
絶縁を形成する方法として、キャビティを形成する段階
に次いで、ゲート絶縁膜を形成する段階をさらに備える
ことができる。又、エッチング防止膜を積層する前に、
活性層パターンの表面を熱酸化又は熱窒化して絶縁膜を
形成する場合、キャビティを形成する段階まで絶縁膜が
除去された部分、即ち、活性層パターンのチャネル領域
の表面にゲート絶縁膜を補償形成しなければならない。
従って、活性層パターン表面に形成された絶縁膜はソー
ス／ドレイン領域の表面とチャネル領域の表面に形成さ
れた絶縁膜の厚さと成分が各々異なることができる。
【００１１】
【発明の実施の形態】以下、図を参照して、実施形態を
通じて本発明をより詳細に説明する。
通じて本発明をより詳細に説明する。
【００１２】図１、図２、図３を参照すると、シリコン
単結晶層からなったＳＯＩ層３０’、埋没酸化層２０、
下部基板層１０で区別されたＳＯＩ基板が提供される。
図１はＳＯＩ基板を示す平面図であり、図２、図３は各
々ＳＯＩ基板を図１のI−I、II−II’方向に切断した断
面を示す断面図である。
単結晶層からなったＳＯＩ層３０’、埋没酸化層２０、
下部基板層１０で区別されたＳＯＩ基板が提供される。
図１はＳＯＩ基板を示す平面図であり、図２、図３は各
々ＳＯＩ基板を図１のI−I、II−II’方向に切断した断
面を示す断面図である。
【００１３】このようなＳＯＩ基板を作る方法は様々で
ある。例えば、一つのバルク型基板の表面に一定厚さの
熱酸化膜を形成し、他のバルク型基板を準備して、二基
板を対面して溶接し、一バルク型基板の背面を殆どＣＭ
Ｐで除去する方法を用いることができる。その他、埋没
酸化層の形成に酸素イオン注入法（ＳＩＭＯＸ type）
等を用いることができる。
ある。例えば、一つのバルク型基板の表面に一定厚さの
熱酸化膜を形成し、他のバルク型基板を準備して、二基
板を対面して溶接し、一バルク型基板の背面を殆どＣＭ
Ｐで除去する方法を用いることができる。その他、埋没
酸化層の形成に酸素イオン注入法（ＳＩＭＯＸ type）
等を用いることができる。
【００１４】一方、薄膜トランジスタの場合を参照する
と、ＳＯＩ層に比べて伝導度が低く、チャネルとしての
機能も低下されるが、活性層パターンは、ＳＯＩ層に代
えてポリシリコン層によって形成することも可能であ
る。
と、ＳＯＩ層に比べて伝導度が低く、チャネルとしての
機能も低下されるが、活性層パターンは、ＳＯＩ層に代
えてポリシリコン層によって形成することも可能であ
る。
【００１５】図４、図５、図６を参照すると、ＳＯＩ層
をパターニングして活性層パターン３０を形成する。活
性層パターン３０の幅と長さは、必要により異なって形
成されることができる。活性層パターンの幅が大きく形
成される場合、後続埋没酸化層を等方性エッチングする
段階でソース／ドレイン領域にアンダーカットが拡大す
ることを考慮して、活性層パターンの幅は小さくするこ
とが望ましい。高さはＳＯＩ基板を形成する時に決めら
れる。埋没酸化層の厚さは、大体１μ以上であり、シリ
コン単結晶層の厚さは１０００乃至１５００Å程度とす
る。
をパターニングして活性層パターン３０を形成する。活
性層パターン３０の幅と長さは、必要により異なって形
成されることができる。活性層パターンの幅が大きく形
成される場合、後続埋没酸化層を等方性エッチングする
段階でソース／ドレイン領域にアンダーカットが拡大す
ることを考慮して、活性層パターンの幅は小さくするこ
とが望ましい。高さはＳＯＩ基板を形成する時に決めら
れる。埋没酸化層の厚さは、大体１μ以上であり、シリ
コン単結晶層の厚さは１０００乃至１５００Å程度とす
る。
【００１６】図７、図８、図９を参照すると、活性層パ
ターン３０の表面を熱酸化させて１００Å程度の絶縁膜
４０を形成する。絶縁膜４０は、窒素雰囲気で活性層の
表面を窒化させて形成することも可能であり、高誘電膜
を活性層の表面にＣＶＤで蒸着させる方法も可能であ
り、熱酸化前後でチャネルイオン注入を実施することが
できる。
ターン３０の表面を熱酸化させて１００Å程度の絶縁膜
４０を形成する。絶縁膜４０は、窒素雰囲気で活性層の
表面を窒化させて形成することも可能であり、高誘電膜
を活性層の表面にＣＶＤで蒸着させる方法も可能であ
り、熱酸化前後でチャネルイオン注入を実施することが
できる。
【００１７】図１０、図１１、図１２を参照すると、絶
縁膜４０で覆われた活性層パターン３０上にシリコン窒
化膜からなったエッチング防止膜が積層される。エッチ
ング防止膜は、絶縁膜４０とエッチング選択比を有する
物質とする。但し、埋没酸化層２０とエッチング選択比
を有しなければならない。エッチング防止膜を積層した
後、フォトリソグラフィーを用いたパターニング過程を
通じてゲート領域でエッチング防止膜を除去してエッチ
ング防止膜パターン５０を形成する。この際、異方性エ
ッチングを実施し、活性層パターン３０を覆う熱酸化
膜、即ち、絶縁膜４０と埋没酸化層２０がエッチング阻
止膜になる。活性層パターン３０のエッチング損傷及び
工程時間を減らすために過エッチングが不十分の場合、
絶縁膜４０で覆われた活性層パターン３０側壁に側壁ス
ペーサ５２が残る。ゲート領域は、活性層パターンを横
切る方向に形成され、活性層パターン３０の中間部分で
あるチャネル領域とは、上から見る時、重ねるようにな
る。従って、エッチング防止膜がゲート領域で除去さ
れ、絶縁膜４０で覆われた活性層パターン３０のチャネ
ル領域が露出される。
縁膜４０で覆われた活性層パターン３０上にシリコン窒
化膜からなったエッチング防止膜が積層される。エッチ
ング防止膜は、絶縁膜４０とエッチング選択比を有する
物質とする。但し、埋没酸化層２０とエッチング選択比
を有しなければならない。エッチング防止膜を積層した
後、フォトリソグラフィーを用いたパターニング過程を
通じてゲート領域でエッチング防止膜を除去してエッチ
ング防止膜パターン５０を形成する。この際、異方性エ
ッチングを実施し、活性層パターン３０を覆う熱酸化
膜、即ち、絶縁膜４０と埋没酸化層２０がエッチング阻
止膜になる。活性層パターン３０のエッチング損傷及び
工程時間を減らすために過エッチングが不十分の場合、
絶縁膜４０で覆われた活性層パターン３０側壁に側壁ス
ペーサ５２が残る。ゲート領域は、活性層パターンを横
切る方向に形成され、活性層パターン３０の中間部分で
あるチャネル領域とは、上から見る時、重ねるようにな
る。従って、エッチング防止膜がゲート領域で除去さ
れ、絶縁膜４０で覆われた活性層パターン３０のチャネ
ル領域が露出される。
【００１８】図１３、図１４、図１５を参照すると、エ
ッチング防止膜パターン５０と、エッチング防止膜パタ
ーン５０との間で露出された活性層パターン３０のチャ
ネル領域をエッチングマスクとして用い、埋没酸化層２
０’に対する等方性エッチングを実施する。この時、活
性層パターンのチャネル領域を覆っている熱酸化膜も共
に除去されてエッチング防止膜パターン５０で保護され
た部分の絶縁膜４２のみ残される。等方性エッチングの
ために、薄いフッ素溶液を用いる湿式エッチング、等方
性乾式エッチング等を用いる。エッチングが進行するこ
とによって、活性層パターン３０の両側でチャネル領域
下部に形成されたアンダーカット部分が連結されれば、
チャネル領域の下にキャビティ２２が形成されるように
なる。側壁スペーサ５２と活性層パターン３０の間の熱
酸化膜は、狭い隙間ではローディング効果によりエッチ
ングが十分に行われないので、残留するようになる。
ッチング防止膜パターン５０と、エッチング防止膜パタ
ーン５０との間で露出された活性層パターン３０のチャ
ネル領域をエッチングマスクとして用い、埋没酸化層２
０’に対する等方性エッチングを実施する。この時、活
性層パターンのチャネル領域を覆っている熱酸化膜も共
に除去されてエッチング防止膜パターン５０で保護され
た部分の絶縁膜４２のみ残される。等方性エッチングの
ために、薄いフッ素溶液を用いる湿式エッチング、等方
性乾式エッチング等を用いる。エッチングが進行するこ
とによって、活性層パターン３０の両側でチャネル領域
下部に形成されたアンダーカット部分が連結されれば、
チャネル領域の下にキャビティ２２が形成されるように
なる。側壁スペーサ５２と活性層パターン３０の間の熱
酸化膜は、狭い隙間ではローディング効果によりエッチ
ングが十分に行われないので、残留するようになる。
【００１９】この時、前記キャビティ２２を形成する段
階は、等方性エッチングのみで実施することにより、異
方性乾式エッチングを実施した後、等方性湿式エッチン
グを実施することが望ましい。活性層パターン３０の幅
は、通常高集積半導体装置で狭く形成されるので、前記
等方性エッチングによるキャビティ２２の形成に大きい
問題はない。
階は、等方性エッチングのみで実施することにより、異
方性乾式エッチングを実施した後、等方性湿式エッチン
グを実施することが望ましい。活性層パターン３０の幅
は、通常高集積半導体装置で狭く形成されるので、前記
等方性エッチングによるキャビティ２２の形成に大きい
問題はない。
【００２０】図１６、図１７、図１８を参照すると、熱
酸化膜が活性層パターンのチャネル領域で除去された
後、ゲート絶縁膜の役割を果たすチャネル部絶縁膜４５
は、活性層パターン３０のチャネル部の表面に形成され
る。通常、ゲート絶縁膜は、熱酸化や熱窒化工程を通じ
て熱酸化膜、熱窒化膜で形成されるが、ステップカバレ
ッジが良いＣＶＤやＡＬＤを用いてアルミニウム酸化
膜、タンタル酸化膜、チタン酸化膜、ジルコニウム酸化
膜、ハフニウム酸化膜、その他、ＢＳＴ、ＰＺＴのよう
な高誘電膜で形成できる。チャネル部絶縁膜４５形成前
に、チャネル領域の活性層パターン３０が角に形成され
ることを緩衝させるために水素熱処理等の方法を実施で
きる。チャネル部絶縁膜４５の厚さは、形成されるトラ
ンジスタ素子の機能によって異なるが、駆動回路用素子
では２０乃至５０Å程度で形成するようになる。
酸化膜が活性層パターンのチャネル領域で除去された
後、ゲート絶縁膜の役割を果たすチャネル部絶縁膜４５
は、活性層パターン３０のチャネル部の表面に形成され
る。通常、ゲート絶縁膜は、熱酸化や熱窒化工程を通じ
て熱酸化膜、熱窒化膜で形成されるが、ステップカバレ
ッジが良いＣＶＤやＡＬＤを用いてアルミニウム酸化
膜、タンタル酸化膜、チタン酸化膜、ジルコニウム酸化
膜、ハフニウム酸化膜、その他、ＢＳＴ、ＰＺＴのよう
な高誘電膜で形成できる。チャネル部絶縁膜４５形成前
に、チャネル領域の活性層パターン３０が角に形成され
ることを緩衝させるために水素熱処理等の方法を実施で
きる。チャネル部絶縁膜４５の厚さは、形成されるトラ
ンジスタ素子の機能によって異なるが、駆動回路用素子
では２０乃至５０Å程度で形成するようになる。
【００２１】そして、ゲート電極を形成する導電物質層
６０をＣＶＤ方法で基板に積層する。従って、チャネル
領域の活性層パターン３０と埋没酸化層との間の空いて
いる空間を含んでエッチング防止膜が除去されたゲート
領域は、導電物質層６０で満たす。導電物質層６０は、
ボイドがないようにキャップフィル能力が優れた物質と
してＣＶＤを用いて形成することが望ましい。導電物質
としては、シリコン、シリコンゲルマニウム、タングス
テン、タングステン窒化物、チタン窒化膜とタングステ
ンの二重層、アルミニウム、モリブデン、タンタル等を
用いることができる。
６０をＣＶＤ方法で基板に積層する。従って、チャネル
領域の活性層パターン３０と埋没酸化層との間の空いて
いる空間を含んでエッチング防止膜が除去されたゲート
領域は、導電物質層６０で満たす。導電物質層６０は、
ボイドがないようにキャップフィル能力が優れた物質と
してＣＶＤを用いて形成することが望ましい。導電物質
としては、シリコン、シリコンゲルマニウム、タングス
テン、タングステン窒化物、チタン窒化膜とタングステ
ンの二重層、アルミニウム、モリブデン、タンタル等を
用いることができる。
【００２２】図１９、図２０、図２１を参照すると、ゲ
ート領域を画定するエッチング防止膜パターン５０上に
積層された導電物質層６０が全面異方性エッチング又は
ＣＭＰ等の方法により除去される。従って、エッチング
防止膜パターン５４の上面が露出され、ゲート電極６２
が形成される。
ート領域を画定するエッチング防止膜パターン５０上に
積層された導電物質層６０が全面異方性エッチング又は
ＣＭＰ等の方法により除去される。従って、エッチング
防止膜パターン５４の上面が露出され、ゲート電極６２
が形成される。
【００２３】図２２、図２３、図２４を参照すると、燐
酸湿式エッチングを通じてエッチング防止膜パターン５
４を全体にわたって除去する。従って、活性層パターン
３０のチャネル領域がチャネル部絶縁膜４５を介した状
態で、ゲート電極６２で囲まれたＧＡＡ構造のトランジ
スタが形成される。活性層パターン３０のソース／ドレ
イン領域に対して、ＬＤＤ形成のための低濃度イオン注
入が実施される。
酸湿式エッチングを通じてエッチング防止膜パターン５
４を全体にわたって除去する。従って、活性層パターン
３０のチャネル領域がチャネル部絶縁膜４５を介した状
態で、ゲート電極６２で囲まれたＧＡＡ構造のトランジ
スタが形成される。活性層パターン３０のソース／ドレ
イン領域に対して、ＬＤＤ形成のための低濃度イオン注
入が実施される。
【００２４】図２５、図２６、図２７を参照すると、ゲ
ート電極６２の側壁に絶縁膜スペーサ７０を形成する。
そして、高濃度イオン注入を実施する。低濃度及び高濃
度イオン注入は必要により、ソース／ドレイン領域の熱
酸化膜を除去した状態で実施することができる。
ート電極６２の側壁に絶縁膜スペーサ７０を形成する。
そして、高濃度イオン注入を実施する。低濃度及び高濃
度イオン注入は必要により、ソース／ドレイン領域の熱
酸化膜を除去した状態で実施することができる。
【００２５】後続的に絶縁膜の積層、パターニングを通
じて層間絶縁膜にコンタクトホールを形成し、ソース／
ドレイン領域にコンタクトを連結することができる。ゲ
ート電極はゲートライン形態で形成されるとか、ソース
／ドレイン領域のように別途のコンタクトを通じて外部
電圧が印加されることができる。
じて層間絶縁膜にコンタクトホールを形成し、ソース／
ドレイン領域にコンタクトを連結することができる。ゲ
ート電極はゲートライン形態で形成されるとか、ソース
／ドレイン領域のように別途のコンタクトを通じて外部
電圧が印加されることができる。
【００２６】
【発明の効果】本発明によると、フォトリソグラフィー
工程を２回のみ利用してＧＡＡ構造のトランジスタを形
成できるので、従来のＧＡＡ構造トランジスタを有する
半導体装置形成に比べて工程を簡単にすることができ
る。
工程を２回のみ利用してＧＡＡ構造のトランジスタを形
成できるので、従来のＧＡＡ構造トランジスタを有する
半導体装置形成に比べて工程を簡単にすることができ
る。
【図１】 本発明の望ましい実施形態によるＧＡＡ構造
トランジスタを有する半導体装置の形成方法を示す平面
図である。
トランジスタを有する半導体装置の形成方法を示す平面
図である。
【図２】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたI-I’の方向で示さ
れる工程断面図である。
の形成方法を示し、図１に示されたI-I’の方向で示さ
れる工程断面図である。
【図３】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
【図４】 本発明の望ましい実施形態によるＧＡＡ構造
トランジスタを有する半導体装置の形成方法を示す平面
図である。
トランジスタを有する半導体装置の形成方法を示す平面
図である。
【図５】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたI-I’の方向で示さ
れる工程断面図である。
の形成方法を示し、図１に示されたI-I’の方向で示さ
れる工程断面図である。
【図６】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
【図７】 本発明の望ましい実施形態によるＧＡＡ構造
トランジスタを有する半導体装置の形成方法を示す平面
図である。
トランジスタを有する半導体装置の形成方法を示す平面
図である。
【図８】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたI−I’の方向で示さ
れる工程断面図である。
の形成方法を示し、図１に示されたI−I’の方向で示さ
れる工程断面図である。
【図９】 本発明の望ましい実施形態による半導体装置
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
の形成方法を示し、図１に示されたII−II’の方法で示
される工程断面図である。
【図１０】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図１１】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図１２】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたＩＩ−ＩＩ’の方
法で示される工程断面図である。
置の形成方法を示し、図１に示されたＩＩ−ＩＩ’の方
法で示される工程断面図である。
【図１３】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図１４】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図１５】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
【図１６】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図１７】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図１８】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
【図１９】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図２０】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図２１】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
【図２２】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図２３】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図２４】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
【図２５】 本発明の望ましい実施形態によるＧＡＡ構
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
造トランジスタを有する半導体装置の形成方法を示す平
面図である。
【図２６】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
置の形成方法を示し、図１に示されたI−I’の方向で示
される工程断面図である。
【図２７】 本発明の望ましい実施形態による半導体装
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
置の形成方法を示し、図１に示されたII−II’の方法で
示される工程断面図である。
１０ 下部基板層
２０，２０’ 埋没酸化層
２２ キャビティ
３０ 活性層パターン
３０’ ＳＯＩ層
４０ 絶縁膜
４５ チャネル絶縁膜
５０ エッチング防止膜パターン
５２ 側壁スペーサ
５４ エッチング防止膜パターン
６０ 導電物質層
６２ ゲート電極
７０ 絶縁スペーサ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 AA09 BB01 BB02 BB16
BB17 BB18 BB30 BB33 BB36
CC05 DD43 DD65 DD66 DD75
EE03 EE14 EE16 EE17 FF01
FF06 GG09 GG10 GG14 GG20
HH20
5F110 AA16 AA30 CC02 CC10 DD05
DD13 EE01 EE03 EE04 EE08
EE09 EE14 EE22 EE30 EE31
FF01 FF02 FF03 FF23 FF26
FF27 FF29 FF35 GG02 GG12
HJ13 HM15
Claims (9)
- 【請求項１】 ＳＯＩ層、埋没酸化層、下部基板層から
なったＳＯＩ基板を準備する段階と、 前記ＳＯＩ層をパターニングして活性層パターンを形成
する段階と、 前記活性層パターン上に前記埋没酸化層及び前記活性層
パターンとエッチング選択比を有する物質としてエッチ
ング防止膜を積層する段階と、 前記エッチング防止膜をパターニングして、前記活性層
パターンを横切るゲート範囲内で、前記活性層パターン
及び前記埋没酸化層を露出させ、エッチング防止膜パタ
ーンを形成する段階と、 前記エッチング防止膜パターンをエッチングマスクとし
て用いて前記埋没酸化層を等方性エッチングすることに
よって、前記活性層パターンのチャネル領域の下部にキ
ャビティを形成する段階と、 前記キャビティ及び前記エッチング防止膜パターンの間
の空間を導電性物質で満たす段階とを含むことを特徴と
するＧＡＡ構造トランジスタを有する半導体装置形成方
法。 - 【請求項２】 前記キャビティを形成する段階に次で、
ゲート絶縁膜を形成する段階がさらに備えられることを
特徴とする請求項１に記載のＧＡＡ構造トランジスタを
有する半導体装置形成方法。 - 【請求項３】 前記エッチング防止膜を積層する前に、
活性層パターンの表面に熱酸化膜を形成する段階と、 前記キャビティを形成する段階に次いで、前記ゲート領
域内で露出された前記活性層パターンの表面にゲート絶
縁膜を形成する段階がさらに備えられることとを特徴と
する請求項１に記載のＧＡＡ構造トランジスタを有する
半導体装置形成方法。 - 【請求項４】 前記ゲート絶縁膜は、アルミニウム酸化
膜、タンタル酸化膜、チタン酸化膜、ジルコニウム酸化
膜、ハフニウム酸化膜、ＢＳＴ、ＰＺＴのうち一つの物
質をＣＶＤで形成することを特徴とする請求項２又は請
求項３に記載のＧＡＡ構造トランジスタを有する半導体
装置形成方法。 - 【請求項５】 前記エッチング阻止膜を積層する前に活
性層パターンの表面に絶縁膜を形成する段階がさらに備
えられ、 前記絶縁膜はアルミニウム酸化膜、タンタル酸化膜、チ
タン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、
ＢＳＴ、ＰＺＴのうち一つの物質をＣＶＤで形成するこ
とを特徴とする請求項１に記載のＧＡＡ構造トランジス
タを有する半導体装置形成方法。 - 【請求項６】 前記エッチング防止膜はシリコン窒化膜
で形成することを特徴とする請求項１に記載のＧＡＡ構
造トランジスタを有する半導体装置形成方法。 - 【請求項７】 前記導電性物質を満たす段階は、シリコ
ン、シリコンゲルマニウム、タングステン、タングステ
ン窒化物、チタン窒化膜とタングステンの二重層、アル
ミニウム、モリブデン、タンタルのうち一つをＣＶＤで
積層して形成されることを特徴とする請求項１に記載の
ＧＡＡ構造トランジスタを有する半導体装置形成方法。 - 【請求項８】 前記エッチング防止膜パターンの上面に
積層された前記導電性物質を、平坦化エッチングを通じ
て除去してゲート電極を形成する段階及び、 前記エッチング防止膜パターンをエッチングを通じて除
去する段階がさらに備えられることを特徴とする請求項
１に記載のＧＡＡ構造トランジスタを有する半導体装置
形成方法。 - 【請求項９】 前記エッチング防止膜パターンの除去を
通じて露出された前記活性層パターンのソース／ドレイ
ン領域に低濃度イオン注入を実施する段階と、 前記ゲート電極の側壁に絶縁スペーサを形成する段階
と、 前記絶縁スペーサによりゲート電極周辺が覆われたソー
ス／ドレイン領域に高濃度イオン注入を実施する段階と
をさらに備えることを特徴とする請求項８に記載のＧＡ
Ａ構造トランジスタを有する半導体装置形成方法。
Applications Claiming Priority (2)
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