JPH1167894A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167894A JPH1167894A JP9228034A JP22803497A JPH1167894A JP H1167894 A JPH1167894 A JP H1167894A JP 9228034 A JP9228034 A JP 9228034A JP 22803497 A JP22803497 A JP 22803497A JP H1167894 A JPH1167894 A JP H1167894A
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Abstract
(57)【要約】
【課題】 型素子分離を有する半導体装置において、装
置性能を悪化させることなく精度の良いアライメントが
行える半導体装置およびその製造方法を得る。 【解決手段】 アライメントマーク領域１１Ａの全て及
び溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみに
レジストパターン５１を形成し、レジストパターン５１
によるドライエッチングを用いてプリエッチング処理を
行い、メモリセル領域１１Ｂ全面及び周辺回路領域１１
Ｃの一部上のシリコン酸化膜２を所定の膜厚分除去す
る。レジストパターン５１の除去後、ＣＭＰ研磨処理を
行い、さらにシリコン酸化膜３及びシリコン窒化膜４を
除去して、シリコン酸化膜２Ａの最上部と最下部の表面
との間に高低差を設けることによりアライメントマーク
を形成する。
置性能を悪化させることなく精度の良いアライメントが
行える半導体装置およびその製造方法を得る。 【解決手段】 アライメントマーク領域１１Ａの全て及
び溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみに
レジストパターン５１を形成し、レジストパターン５１
によるドライエッチングを用いてプリエッチング処理を
行い、メモリセル領域１１Ｂ全面及び周辺回路領域１１
Ｃの一部上のシリコン酸化膜２を所定の膜厚分除去す
る。レジストパターン５１の除去後、ＣＭＰ研磨処理を
行い、さらにシリコン酸化膜３及びシリコン窒化膜４を
除去して、シリコン酸化膜２Ａの最上部と最下部の表面
との間に高低差を設けることによりアライメントマーク
を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
を重ね合わせるためのアライメントマークに関する。
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
を重ね合わせるためのアライメントマークに関する。
【０００２】
【従来の技術】図４５〜図５１は溝型の素子分離構造を
有する従来の半導体装置の製造方法を示す断面図であ
る。以下、これらの図を参照してその製造方法を説明す
る。
有する従来の半導体装置の製造方法を示す断面図であ
る。以下、これらの図を参照してその製造方法を説明す
る。
【０００３】まず、シリコン基板１上に、シリコン酸化
膜３、シリコン窒化膜４を順に形成した後、フィールド
のマスクを用いてシリコン酸化膜３及びシリコン窒化膜
４をパターニングし、パターニングに用いたレジストを
除去した後、ドライエッチング技術を用いて２０００〜
４０００オンク゛ストロームエッチングすることにより、図４５
に示すように、シリコン基板１に所定の深さの溝１０
（１０Ａ〜１０Ｃ）を形成する。すなわち、アライメン
トマーク領域１１Ａには比較的広い幅の溝１０Ａを形成
し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形成
し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成す
る。このように、アライメントマーク領域１１Ａ及び周
辺回路領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが
疎で、メモリセル領域１１Ｂは溝１０Ｂのパターンが密
になっている。
膜３、シリコン窒化膜４を順に形成した後、フィールド
のマスクを用いてシリコン酸化膜３及びシリコン窒化膜
４をパターニングし、パターニングに用いたレジストを
除去した後、ドライエッチング技術を用いて２０００〜
４０００オンク゛ストロームエッチングすることにより、図４５
に示すように、シリコン基板１に所定の深さの溝１０
（１０Ａ〜１０Ｃ）を形成する。すなわち、アライメン
トマーク領域１１Ａには比較的広い幅の溝１０Ａを形成
し、メモリセル領域１１Ｂには狭い幅の溝１０Ｂを形成
し、周辺回路領域１１Ｃには広い幅の溝１０Ｃを形成す
る。このように、アライメントマーク領域１１Ａ及び周
辺回路領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが
疎で、メモリセル領域１１Ｂは溝１０Ｂのパターンが密
になっている。
【０００４】続いて、図４６に示すように、熱酸化する
ことによって溝１０Ａ〜１０Ｃの側面及び底面を酸化し
た後、ＣＶＤ法によりシリコン酸化膜２を堆積する。こ
の時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚
と等しい膜厚分だけ堆積されることに対し、狭い幅の溝
１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内に埋め込ま
れる結果、溝１０Ｂの底から見れば堆積した膜厚よりも
厚くなる。すなわち、溝１０Ｂ上に堆積したシリコン酸
化膜２と溝１０Ａ及び溝１０Ｃ上に堆積したシリコン酸
化膜２との間には膜厚差が生じる。以下、この差を溝上
シリコン酸化膜厚差と呼ぶ。
ことによって溝１０Ａ〜１０Ｃの側面及び底面を酸化し
た後、ＣＶＤ法によりシリコン酸化膜２を堆積する。こ
の時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚
と等しい膜厚分だけ堆積されることに対し、狭い幅の溝
１０Ｂには堆積初期時に絶縁膜が溝１０Ｂ内に埋め込ま
れる結果、溝１０Ｂの底から見れば堆積した膜厚よりも
厚くなる。すなわち、溝１０Ｂ上に堆積したシリコン酸
化膜２と溝１０Ａ及び溝１０Ｃ上に堆積したシリコン酸
化膜２との間には膜厚差が生じる。以下、この差を溝上
シリコン酸化膜厚差と呼ぶ。
【０００５】次に、図４７に示すように、溝上シリコン
酸化膜厚差を低減するために、上記フィールドのマスク
とは異なる別のマスクを用いて溝幅が広い溝１０Ａ及び
溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみにレ
ジストパターン５を形成し、ドライエッチングを用いて
凸状態となっているシリコン酸化膜２の一部を除去す
る。以後、この工程をプリエッチングという場合があ
る。
酸化膜厚差を低減するために、上記フィールドのマスク
とは異なる別のマスクを用いて溝幅が広い溝１０Ａ及び
溝１０Ｃ上に対応する埋込シリコン酸化膜２上のみにレ
ジストパターン５を形成し、ドライエッチングを用いて
凸状態となっているシリコン酸化膜２の一部を除去す
る。以後、この工程をプリエッチングという場合があ
る。
【０００６】続いて、図４８に示すように、レジストパ
ターン５を除去した後ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および、溝部１０Ａ〜１０Ｃ
のシリコン酸化膜２の一部を除去する。
ターン５を除去した後ＣＭＰ（Chemical Mechanical Po
lishing）法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および、溝部１０Ａ〜１０Ｃ
のシリコン酸化膜２の一部を除去する。
【０００７】次に、図４９に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、アライメントマーク領
域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセ
ル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺
回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝
型素子分離構造を完成させる。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、アライメントマーク領
域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセ
ル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺
回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝
型素子分離構造を完成させる。
【０００８】続いて、図５０に示すように、熱酸化によ
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
【０００９】次に、図５１に示すように、素子分離形成
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るパターンを形成し、タングステンシリサイド膜８、ポ
リシリコン膜７をドライエッチングにより一部除去する
ことにより、メモリセル領域１１Ｂ及び周辺回路領域１
１Ｃにゲート電極１４を形成する。
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るパターンを形成し、タングステンシリサイド膜８、ポ
リシリコン膜７をドライエッチングにより一部除去する
ことにより、メモリセル領域１１Ｂ及び周辺回路領域１
１Ｃにゲート電極１４を形成する。
【００１０】
【発明が解決しようとする課題】上記に示す従来の半導
体装置およびその製造方法では、以下に示す問題点があ
る。
体装置およびその製造方法では、以下に示す問題点があ
る。
【００１１】第１電極材料であるゲート電極１４をパタ
ーニングする際に、活性領域の所定の領域にパターンを
形成するために、活性領域と重ね合わせる必要がある。
重ね合わせを行うには、素子分離工程で形成されたアラ
イメントマーク領域１１Ａのアライメントマーク２Ａを
用いる。
ーニングする際に、活性領域の所定の領域にパターンを
形成するために、活性領域と重ね合わせる必要がある。
重ね合わせを行うには、素子分離工程で形成されたアラ
イメントマーク領域１１Ａのアライメントマーク２Ａを
用いる。
【００１２】しかしながら、溝型素子分離がなされた従
来の半導体装置では、アライメントマーク部の高低差が
ほとんどないことより表面高低差によるマーク検出が困
難となる。さらに、ゲート電極材料の一部であるシリサ
イド膜は光（単色光（波長が６３３ｍ）や白色光（波
長：５３０〜８００ｍ））を反射して光を通さないた
め、画像認識によるマーク検出も困難となる。
来の半導体装置では、アライメントマーク部の高低差が
ほとんどないことより表面高低差によるマーク検出が困
難となる。さらに、ゲート電極材料の一部であるシリサ
イド膜は光（単色光（波長が６３３ｍ）や白色光（波
長：５３０〜８００ｍ））を反射して光を通さないた
め、画像認識によるマーク検出も困難となる。
【００１３】マーク検出が困難になるに伴いアライメン
ト精度が低下してゲート電極形成用のゲートマスクの重
ね合わせ処理が精度良くできなくなるという問題点があ
った。
ト精度が低下してゲート電極形成用のゲートマスクの重
ね合わせ処理が精度良くできなくなるという問題点があ
った。
【００１４】この発明は、上記のような問題点を解決す
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度の良
いアライメントが行える半導体装置およびその製造方法
を得ることを目的とする。
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度の良
いアライメントが行える半導体装置およびその製造方法
を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、その上層部に第１の溝と前記第１の溝内
に形成されたアライメント用絶縁膜とを有するアライメ
ントマーク領域と、前記半導体基板に形成され、複数の
半導体素子間を絶縁分離する素子分離用絶縁膜を有する
素子形成領域とを備え、前記素子分離用絶縁膜は前記半
導体基板の上層部に形成された第２の溝内に充填され、
前記アライメント用絶縁膜の最上部を前記半導体基板の
表面より高くし、最下部の表面高さを前記半導体基板の
表面高さより低くすることにより、前記アライメント用
絶縁膜に高低差を設けている。
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、その上層部に第１の溝と前記第１の溝内
に形成されたアライメント用絶縁膜とを有するアライメ
ントマーク領域と、前記半導体基板に形成され、複数の
半導体素子間を絶縁分離する素子分離用絶縁膜を有する
素子形成領域とを備え、前記素子分離用絶縁膜は前記半
導体基板の上層部に形成された第２の溝内に充填され、
前記アライメント用絶縁膜の最上部を前記半導体基板の
表面より高くし、最下部の表面高さを前記半導体基板の
表面高さより低くすることにより、前記アライメント用
絶縁膜に高低差を設けている。
【００１６】この発明に係る請求項２記載の半導体装置
は、溝型の素子分離構造によって半導体素子間が素子分
離され、半導体基板と、前記半導体基板に形成され、そ
の上層部に第１の溝と前記第１の溝内に形成されたアラ
イメント用絶縁膜とを有するアライメントマーク領域と
を備え、前記アライメント用絶縁膜は前記第１の溝内の
中心部を除く領域である周辺部に形成され、前記半導体
基板に形成され、複数の半導体素子間を絶縁分離する素
子分離用絶縁膜を有する素子形成領域をさらに備え、前
記素子分離用絶縁膜は前記半導体基板の上層部に形成さ
れた第２の溝内に充填され、前記第１の溝の中心部の底
面は前記第２の溝の底面よりも深く形成され、前記アラ
イメント用絶縁膜の最上部と前記中心部の底面との間に
高低差を設けている。
は、溝型の素子分離構造によって半導体素子間が素子分
離され、半導体基板と、前記半導体基板に形成され、そ
の上層部に第１の溝と前記第１の溝内に形成されたアラ
イメント用絶縁膜とを有するアライメントマーク領域と
を備え、前記アライメント用絶縁膜は前記第１の溝内の
中心部を除く領域である周辺部に形成され、前記半導体
基板に形成され、複数の半導体素子間を絶縁分離する素
子分離用絶縁膜を有する素子形成領域をさらに備え、前
記素子分離用絶縁膜は前記半導体基板の上層部に形成さ
れた第２の溝内に充填され、前記第１の溝の中心部の底
面は前記第２の溝の底面よりも深く形成され、前記アラ
イメント用絶縁膜の最上部と前記中心部の底面との間に
高低差を設けている。
【００１７】また、請求項３記載の半導体装置におい
て、前記半導体基板は、下地基板と、前記下地基板上に
形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に
形成されたＳＯＩ層とを有するＳＯＩ基板を含み、前記
第１及び第２の溝は前記ＳＯＩ層を貫通して形成され、
前記第１の溝の前記中心部はさらに前記埋め込み絶縁膜
を一部除去して形成される。
て、前記半導体基板は、下地基板と、前記下地基板上に
形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に
形成されたＳＯＩ層とを有するＳＯＩ基板を含み、前記
第１及び第２の溝は前記ＳＯＩ層を貫通して形成され、
前記第１の溝の前記中心部はさらに前記埋め込み絶縁膜
を一部除去して形成される。
【００１８】また、請求項４記載の半導体装置は、前記
素子形成領域上に形成され、素子の動作制御を行う制御
電極と、前記制御電極及び前記第１の溝上を含む前記半
導体基板に形成された層間絶縁膜と、前記層間絶縁膜、
前記第１の溝の前記中心部及び前記埋め込み絶縁膜を貫
通して前記下地基板に達する第１の貫通孔と、前記層間
絶縁膜を貫通して前記制御電極に達する第２の貫通孔
と、前記第２の貫通孔を介して前記制御電極に電気的に
接続される配線層とをさらに備えている。
素子形成領域上に形成され、素子の動作制御を行う制御
電極と、前記制御電極及び前記第１の溝上を含む前記半
導体基板に形成された層間絶縁膜と、前記層間絶縁膜、
前記第１の溝の前記中心部及び前記埋め込み絶縁膜を貫
通して前記下地基板に達する第１の貫通孔と、前記層間
絶縁膜を貫通して前記制御電極に達する第２の貫通孔
と、前記第２の貫通孔を介して前記制御電極に電気的に
接続される配線層とをさらに備えている。
【００１９】また、請求項５記載の半導体装置は、前記
下地基板上に半導体素子が形成されて構成される下地基
板用素子形成領域をさらに備えている。
下地基板上に半導体素子が形成されて構成される下地基
板用素子形成領域をさらに備えている。
【００２０】この発明に係る請求項６記載の半導体装置
の製造方法は、(a)アライメントマーク領域及び素子形
成領域を有する半導体基板を準備するステップと、(b)
前記半導体基板の前記アライメントマーク領域及び前記
素子形成領域の上層部にそれぞれ第１及び第２の溝を同
時に形成するステップとを備え、前記第１及び第２の溝
の底面の形成深さは前記半導体基板の表面から同程度の
深さに設定され、(c)前記半導体基板上の全面に絶縁膜
を形成するステップと、(d)前記アライメントマーク領
域の前記第１の溝外の周辺近傍領域に対応する前記絶縁
膜上に少なくともレジストパターンを形成するステップ
と、(e)前記レジストパターンをマスクとして前記絶縁
膜を除去するステップと、(f)前記レジストパターンを
除去した後、前記絶縁膜をさらに除去するステップとを
備え、前記ステップ(f)は、前記第１の溝内に前記絶縁
膜が一部残り、かつ前記第２の溝内に埋め込まれた前記
絶縁膜を残すように行われ、前記ステップ(f)後の前記
第１の溝部分がアライメントマークとして規定され、
(g)前記半導体基板上の全面に電極層を形成するステッ
プと、(h)前記アライメントマークの位置を認識して、
前記素子形成領域上に前記電極層をパターニングするス
テップとをさらに備え、前記アライメントマークの前記
第１の溝内における中心部とそれ以外の領域である周辺
部との間に高低差を設けている。
の製造方法は、(a)アライメントマーク領域及び素子形
成領域を有する半導体基板を準備するステップと、(b)
前記半導体基板の前記アライメントマーク領域及び前記
素子形成領域の上層部にそれぞれ第１及び第２の溝を同
時に形成するステップとを備え、前記第１及び第２の溝
の底面の形成深さは前記半導体基板の表面から同程度の
深さに設定され、(c)前記半導体基板上の全面に絶縁膜
を形成するステップと、(d)前記アライメントマーク領
域の前記第１の溝外の周辺近傍領域に対応する前記絶縁
膜上に少なくともレジストパターンを形成するステップ
と、(e)前記レジストパターンをマスクとして前記絶縁
膜を除去するステップと、(f)前記レジストパターンを
除去した後、前記絶縁膜をさらに除去するステップとを
備え、前記ステップ(f)は、前記第１の溝内に前記絶縁
膜が一部残り、かつ前記第２の溝内に埋め込まれた前記
絶縁膜を残すように行われ、前記ステップ(f)後の前記
第１の溝部分がアライメントマークとして規定され、
(g)前記半導体基板上の全面に電極層を形成するステッ
プと、(h)前記アライメントマークの位置を認識して、
前記素子形成領域上に前記電極層をパターニングするス
テップとをさらに備え、前記アライメントマークの前記
第１の溝内における中心部とそれ以外の領域である周辺
部との間に高低差を設けている。
【００２１】また、請求項７記載の半導体装置の製造方
法において、前記ステップ(d)は、前記アライメントマ
ーク領域の前記第１の溝に対応する前記絶縁膜上にさら
に前記レジストパターンを形成し、前記アライメントマ
ークは前記ステップ(f)後に前記第１の溝内に残存する
前記絶縁膜であるアライメント用絶縁膜を含み、前記周
辺部上に形成される前記アライメント用絶縁膜の最上部
が前記半導体基板の表面より高く、前記中心部上に形成
される前記アライメント用絶縁膜の表面高さが前記半導
体基板の表面高さより低くなるように形成することによ
り、前記アライメント用絶縁膜に高低差を設けている。
法において、前記ステップ(d)は、前記アライメントマ
ーク領域の前記第１の溝に対応する前記絶縁膜上にさら
に前記レジストパターンを形成し、前記アライメントマ
ークは前記ステップ(f)後に前記第１の溝内に残存する
前記絶縁膜であるアライメント用絶縁膜を含み、前記周
辺部上に形成される前記アライメント用絶縁膜の最上部
が前記半導体基板の表面より高く、前記中心部上に形成
される前記アライメント用絶縁膜の表面高さが前記半導
体基板の表面高さより低くなるように形成することによ
り、前記アライメント用絶縁膜に高低差を設けている。
【００２２】また、請求項８記載の半導体装置の製造方
法において、前記ステップ(d)は、前記アライメントマ
ーク領域の前記第１の溝の前記周辺近傍領域に対応する
前記絶縁膜上にのみに前記レジストパターンを形成し、
前記ステップ(f)は、前記第１の溝の前記周辺部に前記
絶縁膜を前記アライメント用絶縁膜として残存させ、前
記第１の溝の前記中心部上の絶縁膜を全て除去するとと
もに前記第１の溝の前記中心部下の前記半導体基板の一
部の領域をも除去するステップを含み、除去された前記
半導体基板の一部の領域が前記第１の溝の最深部として
規定され、前記アライメントマークは前記アライメント
用絶縁膜と前記第１の溝とを含み、前記アライメント用
絶縁膜の最上部と前記第１の溝の前記最深部の底面との
間に高低差を設けている。
法において、前記ステップ(d)は、前記アライメントマ
ーク領域の前記第１の溝の前記周辺近傍領域に対応する
前記絶縁膜上にのみに前記レジストパターンを形成し、
前記ステップ(f)は、前記第１の溝の前記周辺部に前記
絶縁膜を前記アライメント用絶縁膜として残存させ、前
記第１の溝の前記中心部上の絶縁膜を全て除去するとと
もに前記第１の溝の前記中心部下の前記半導体基板の一
部の領域をも除去するステップを含み、除去された前記
半導体基板の一部の領域が前記第１の溝の最深部として
規定され、前記アライメントマークは前記アライメント
用絶縁膜と前記第１の溝とを含み、前記アライメント用
絶縁膜の最上部と前記第１の溝の前記最深部の底面との
間に高低差を設けている。
【００２３】また、請求項９記載の半導体装置の製造方
法において、前記半導体基板は、下地基板と、前記下地
基板上に形成された埋め込み絶縁膜と、前記埋め込み絶
縁膜上に形成されたＳＯＩ層とを含み、前記ステップ
(b)は、前記第１及び第２の溝を前記ＳＯＩ層を貫通し
て形成するステップを含み、前記ステップ(f)で除去さ
れた前記半導体基板の一部の領域は前記埋め込み絶縁膜
の一部の領域を含んでいる。
法において、前記半導体基板は、下地基板と、前記下地
基板上に形成された埋め込み絶縁膜と、前記埋め込み絶
縁膜上に形成されたＳＯＩ層とを含み、前記ステップ
(b)は、前記第１及び第２の溝を前記ＳＯＩ層を貫通し
て形成するステップを含み、前記ステップ(f)で除去さ
れた前記半導体基板の一部の領域は前記埋め込み絶縁膜
の一部の領域を含んでいる。
【００２４】また、請求項１０記載の半導体装置の製造
方法において、前記ステップ(h)でパターニングされた
前記電極層は、前記素子形成領域上に形成され、素子の
動作制御を行う制御電極を含み、(i)全面に層間絶縁膜
を形成するステップと、(j)前記第１の溝の前記中心部
上及び前記制御電極上の前記層間絶縁膜にそれぞれ第１
及び第２の貫通孔を形成するステップとをさらに備え、
前記第１の貫通孔はさらに前記埋め込み絶縁膜を貫通し
て前記下地基板に到達するように形成され、(k)前記第
１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を
形成するステップと、(l)前記金属層をパターニングし
て配線層を形成するステップとをさらに備えている。
方法において、前記ステップ(h)でパターニングされた
前記電極層は、前記素子形成領域上に形成され、素子の
動作制御を行う制御電極を含み、(i)全面に層間絶縁膜
を形成するステップと、(j)前記第１の溝の前記中心部
上及び前記制御電極上の前記層間絶縁膜にそれぞれ第１
及び第２の貫通孔を形成するステップとをさらに備え、
前記第１の貫通孔はさらに前記埋め込み絶縁膜を貫通し
て前記下地基板に到達するように形成され、(k)前記第
１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を
形成するステップと、(l)前記金属層をパターニングし
て配線層を形成するステップとをさらに備えている。
【００２５】また、請求項１１記載の半導体装置の製造
方法において、前記半導体基板は下地基板上回路領域を
さらに有し、前記ステップ(b)は、前記ＳＯＩ層を貫通
して前記第１及び第２の溝の幅より大きい幅を有する第
３の溝を形成するステップを含み、ステップ(d)は、前
記第３の溝上には前記レジストパターンを形成せず、前
記ステップ(f)は、前記第３の溝上の絶縁膜を全て除去
するとともに、前記第３の溝下の前記埋め込み絶縁膜を
も除去して、前記下地基板を露出させるステップを含ん
でいる。
方法において、前記半導体基板は下地基板上回路領域を
さらに有し、前記ステップ(b)は、前記ＳＯＩ層を貫通
して前記第１及び第２の溝の幅より大きい幅を有する第
３の溝を形成するステップを含み、ステップ(d)は、前
記第３の溝上には前記レジストパターンを形成せず、前
記ステップ(f)は、前記第３の溝上の絶縁膜を全て除去
するとともに、前記第３の溝下の前記埋め込み絶縁膜を
も除去して、前記下地基板を露出させるステップを含ん
でいる。
【００２６】また、請求項１２記載の半導体装置の製造
方法において、前記第２の溝は、比較的幅の狭い第１の
回路用溝と比較的幅の広い第２の回路用溝とを含み、前
記素子形成領域は前記第１の回路用溝で素子分離される
第１の回路形成領域と、前記第２の回路用溝で素子分離
される第２の回路形成領域とを含み、前記ステップ(d)
は、前記第１の回路形成領域に対応する前記絶縁膜上に
前記レジストパターンを形成せず、前記第２の回路形成
領域に対応する前記絶縁膜上に前記レジストパターンを
形成している。
方法において、前記第２の溝は、比較的幅の狭い第１の
回路用溝と比較的幅の広い第２の回路用溝とを含み、前
記素子形成領域は前記第１の回路用溝で素子分離される
第１の回路形成領域と、前記第２の回路用溝で素子分離
される第２の回路形成領域とを含み、前記ステップ(d)
は、前記第１の回路形成領域に対応する前記絶縁膜上に
前記レジストパターンを形成せず、前記第２の回路形成
領域に対応する前記絶縁膜上に前記レジストパターンを
形成している。
【００２７】また、請求項１３記載の半導体装置の製造
方法において、前記第１の回路形成領域はダイナミック
型のメモリセルからなる領域を含み、前記第２の回路形
成領域は前記メモリセルを駆動する周辺回路を形成する
領域を含んでいる。
方法において、前記第１の回路形成領域はダイナミック
型のメモリセルからなる領域を含み、前記第２の回路形
成領域は前記メモリセルを駆動する周辺回路を形成する
領域を含んでいる。
【００２８】この発明に係る請求項１４記載の半導体装
置の製造方法は、(a)アライメントマーク領域及び素子
形成領域を有する半導体基板を準備するステップを備
え、前記半導体基板は、下地基板と、前記下地基板上に
形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に
形成されたＳＯＩ層をからなるＳＯＩ基板を含み、(b)
前記ＳＯＩ層を貫通して前記アライメントマーク領域及
び前記素子形成領域にそれぞれ第１及び第２の溝を同時
に形成するステップと、(c)前記第１及び第２の溝を含
む前記ＳＯＩ層上の全面に絶縁膜を形成するステップ
と、(d)前記絶縁膜を除去するステップとをさらに備
え、前記ステップ(d)は、前記第２の溝内に埋め込まれ
た前記絶縁膜を残し、かつ前記第１の溝内の周辺部に前
記絶縁膜を前記アライメント用絶縁膜として残存させ前
記第１の溝の中心部上の絶縁膜を全て除去するととも
に、前記第１の溝の前記中心部下の前記埋め込み絶縁膜
の一部の領域をも除去すように行われ、除去された前記
半導体基板の一部の領域が前記第１の溝の最深部として
規定され、(e)前記半導体基板上の全面に電極層を形成
するステップと、(f)前記アライメントマークの位置を
認識して、前記素子形成領域上に前記電極層をパターニ
ングするステップとをさらに備え、前記アライメント用
絶縁膜の最上部と前記第１の溝の前記最深部の底面との
間に高低差を設けている。
置の製造方法は、(a)アライメントマーク領域及び素子
形成領域を有する半導体基板を準備するステップを備
え、前記半導体基板は、下地基板と、前記下地基板上に
形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に
形成されたＳＯＩ層をからなるＳＯＩ基板を含み、(b)
前記ＳＯＩ層を貫通して前記アライメントマーク領域及
び前記素子形成領域にそれぞれ第１及び第２の溝を同時
に形成するステップと、(c)前記第１及び第２の溝を含
む前記ＳＯＩ層上の全面に絶縁膜を形成するステップ
と、(d)前記絶縁膜を除去するステップとをさらに備
え、前記ステップ(d)は、前記第２の溝内に埋め込まれ
た前記絶縁膜を残し、かつ前記第１の溝内の周辺部に前
記絶縁膜を前記アライメント用絶縁膜として残存させ前
記第１の溝の中心部上の絶縁膜を全て除去するととも
に、前記第１の溝の前記中心部下の前記埋め込み絶縁膜
の一部の領域をも除去すように行われ、除去された前記
半導体基板の一部の領域が前記第１の溝の最深部として
規定され、(e)前記半導体基板上の全面に電極層を形成
するステップと、(f)前記アライメントマークの位置を
認識して、前記素子形成領域上に前記電極層をパターニ
ングするステップとをさらに備え、前記アライメント用
絶縁膜の最上部と前記第１の溝の前記最深部の底面との
間に高低差を設けている。
【００２９】また、請求項１５記載の半導体装置の製造
方法において、前記第２の溝は比較的幅の狭い第１及び
第２の回路用溝を含み、前記第２の回路用溝は複数の第
２の回路用溝を含み、前記複数の第２の回路用溝は前記
ＳＯＩ層を挟んで形成され、前記複数の第２の回路用溝
間の前記ＳＯＩ層がダミー層として規定され、前記素子
形成領域は前記第１の回路用溝で素子分離される第１の
回路形成領域と、前記複数の第２の回路用溝及び前記ダ
ミー層によって素子分離される第２の回路形成領域とを
含んでいる。
方法において、前記第２の溝は比較的幅の狭い第１及び
第２の回路用溝を含み、前記第２の回路用溝は複数の第
２の回路用溝を含み、前記複数の第２の回路用溝は前記
ＳＯＩ層を挟んで形成され、前記複数の第２の回路用溝
間の前記ＳＯＩ層がダミー層として規定され、前記素子
形成領域は前記第１の回路用溝で素子分離される第１の
回路形成領域と、前記複数の第２の回路用溝及び前記ダ
ミー層によって素子分離される第２の回路形成領域とを
含んでいる。
【００３０】また、請求項１６記載の半導体装置の製造
方法において、前記ステップ(f)でパターニングされた
前記電極層は、前記素子形成領域上に形成され、素子の
動作制御を行う制御電極を含み、(g)全面に層間絶縁膜
を形成するステップと、(h)前記第１の溝及び前記制御
電極上の前記中心部上の前記層間絶縁膜にそれぞれ第１
及び第２の貫通孔を形成するステップとをさらに備え、
前記１の貫通孔はさらに前記埋め込み絶縁膜を貫通し下
地基板に到達するように形成され、(i)前記第１及び第
２の貫通孔を含む前記層間絶縁膜上に金属層を形成する
ステップと、(j)前記金属層をパターニングして配線層
を形成するステップとをさらに備えている。
方法において、前記ステップ(f)でパターニングされた
前記電極層は、前記素子形成領域上に形成され、素子の
動作制御を行う制御電極を含み、(g)全面に層間絶縁膜
を形成するステップと、(h)前記第１の溝及び前記制御
電極上の前記中心部上の前記層間絶縁膜にそれぞれ第１
及び第２の貫通孔を形成するステップとをさらに備え、
前記１の貫通孔はさらに前記埋め込み絶縁膜を貫通し下
地基板に到達するように形成され、(i)前記第１及び第
２の貫通孔を含む前記層間絶縁膜上に金属層を形成する
ステップと、(j)前記金属層をパターニングして配線層
を形成するステップとをさらに備えている。
【００３１】また、請求項１７記載の半導体装置の製造
方法において、前記半導体基板は下地基板上回路領域を
さらに有し、前記ステップ(b)は、前記ＳＯＩ層を貫通
して前記第１及び第２の溝の幅より大きい幅を有する第
３の溝を形成するステップを含み、前記ステップ(d)
は、前記第３の溝上の絶縁膜を全て除去するとともに、
前記第３の溝下の前記埋め込み絶縁膜をも除去して、前
記下地基板を露出させるステップを含んでいる。
方法において、前記半導体基板は下地基板上回路領域を
さらに有し、前記ステップ(b)は、前記ＳＯＩ層を貫通
して前記第１及び第２の溝の幅より大きい幅を有する第
３の溝を形成するステップを含み、前記ステップ(d)
は、前記第３の溝上の絶縁膜を全て除去するとともに、
前記第３の溝下の前記埋め込み絶縁膜をも除去して、前
記下地基板を露出させるステップを含んでいる。
【００３２】また、請求項１８記載の半導体装置の製造
法において、前記第１の回路形成領域はダイナミック型
のメモリセルからなる領域を含み、前記第２の回路形成
領域は前記メモリセルを駆動する周辺回路を形成する領
域を含んでいる。
法において、前記第１の回路形成領域はダイナミック型
のメモリセルからなる領域を含み、前記第２の回路形成
領域は前記メモリセルを駆動する周辺回路を形成する領
域を含んでいる。
【００３３】
＜試行例＞従来の問題はプリエッチングを行う際にアラ
イメントマーク領域の溝上にレジストパターンを形成し
たことに起因したと考えられ、以下の図３９〜図４３に
示すように、アライメントマーク領域１１Ａ上にレジス
トパターンを形成しない方法が考えられる。
イメントマーク領域の溝上にレジストパターンを形成し
たことに起因したと考えられ、以下の図３９〜図４３に
示すように、アライメントマーク領域１１Ａ上にレジス
トパターンを形成しない方法が考えられる。
【００３４】図３９に示すように、溝上シリコン酸化膜
厚差を低減するために写真製版技術を用いて溝１０Ｃ上
のみにレジストパターン５１を形成し、ドライエッチン
グを用いてシリコン酸化膜２の表面側から所定部分除去
する。したがって、図３９で示すステップによって、溝
１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝１０Ａ上
のシリコン酸化膜２とが同時に除去される。
厚差を低減するために写真製版技術を用いて溝１０Ｃ上
のみにレジストパターン５１を形成し、ドライエッチン
グを用いてシリコン酸化膜２の表面側から所定部分除去
する。したがって、図３９で示すステップによって、溝
１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の溝１０Ａ上
のシリコン酸化膜２とが同時に除去される。
【００３５】続いて、図４０に示すように、レジストパ
ターン５１を除去した後にＣＭＰ法を用いて、シリコン
窒化膜４上のシリコン酸化膜２、および、溝１０Ａ〜１
０Ｃ内のシリコン酸化膜２の一部を除去する。この時、
アライメントマーク領域１１Ａの溝１０Ａ内のシリコン
酸化膜２は、素子形成領域の溝１０Ｂ，１０Ｃ内のシリ
コン酸化膜２に比べてＣＭＰ研磨前の膜厚が薄いため、
ＣＭＰ研磨後の膜厚も素子形成領域のシリコン酸化膜２
よりも薄くなる。
ターン５１を除去した後にＣＭＰ法を用いて、シリコン
窒化膜４上のシリコン酸化膜２、および、溝１０Ａ〜１
０Ｃ内のシリコン酸化膜２の一部を除去する。この時、
アライメントマーク領域１１Ａの溝１０Ａ内のシリコン
酸化膜２は、素子形成領域の溝１０Ｂ，１０Ｃ内のシリ
コン酸化膜２に比べてＣＭＰ研磨前の膜厚が薄いため、
ＣＭＰ研磨後の膜厚も素子形成領域のシリコン酸化膜２
よりも薄くなる。
【００３６】次に、図４１に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３、シリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。この時、素子形成領域１１Ｂ，１１Ｃそれぞれの埋
込酸化膜２Ｂ，２Ｃの表面はシリコン基板１の表面とほ
ぼ同じになっているのに対し、アライメントマーク形成
領域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの中
心部はシリコン基板１より幾分低くなっている。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３、シリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。この時、素子形成領域１１Ｂ，１１Ｃそれぞれの埋
込酸化膜２Ｂ，２Ｃの表面はシリコン基板１の表面とほ
ぼ同じになっているのに対し、アライメントマーク形成
領域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの中
心部はシリコン基板１より幾分低くなっている。
【００３７】続いて、図４２に示すように、熱酸化によ
りゲート酸化膜６を形成し、リンがドーピングされたポ
リシリコン膜７、所定の膜厚のタングステンシリサイド
膜８を順に堆積する。
りゲート酸化膜６を形成し、リンがドーピングされたポ
リシリコン膜７、所定の膜厚のタングステンシリサイド
膜８を順に堆積する。
【００３８】次に、素子分離構造形成工程で作成したア
ライメントマーク（埋込シリコン酸化膜２Ａ）を用い
て、写真製版技術により素子分離領域にゲート電極形成
用のゲートマスクのアライメント処理を行い、図４３に
示すように、タングステンシリサイド膜８及びポリシリ
コン膜７をドライエッチングにより一部除去してゲート
電極１４を形成する。
ライメントマーク（埋込シリコン酸化膜２Ａ）を用い
て、写真製版技術により素子分離領域にゲート電極形成
用のゲートマスクのアライメント処理を行い、図４３に
示すように、タングステンシリサイド膜８及びポリシリ
コン膜７をドライエッチングにより一部除去してゲート
電極１４を形成する。
【００３９】しかしながら、上記した方法ではアライメ
ントマーク領域１１Ａの溝１０Ａに対応するシリコン酸
化膜２がプリエッチングされてしまうため、ＣＭＰ研磨
前には溝１０Ａ近傍のシリコン酸化膜２は薄くなってい
る。溝１０Ａの溝幅は比較的広いためＣＭＰ研磨速度は
早くなる。
ントマーク領域１１Ａの溝１０Ａに対応するシリコン酸
化膜２がプリエッチングされてしまうため、ＣＭＰ研磨
前には溝１０Ａ近傍のシリコン酸化膜２は薄くなってい
る。溝１０Ａの溝幅は比較的広いためＣＭＰ研磨速度は
早くなる。
【００４０】したがって、メモリセル領域１１Ｂのシリ
コン酸化膜２のエッチングに合わせてＣＭＰ研磨を行う
と、溝１０Ａを除くアライメントマーク領域１１Ａ上の
シリコン酸化膜２はすべてエッチングされ、その下地で
あるシリコン酸化膜３及びシリコン窒化膜４もエッチン
グされ、さらに、図４４に示すように、シリコン基板１
における溝１０Ａの周縁部１ａ（溝１０Ａとシリコン基
板１表面とのコーナー部）が除去され丸められてしま
う。
コン酸化膜２のエッチングに合わせてＣＭＰ研磨を行う
と、溝１０Ａを除くアライメントマーク領域１１Ａ上の
シリコン酸化膜２はすべてエッチングされ、その下地で
あるシリコン酸化膜３及びシリコン窒化膜４もエッチン
グされ、さらに、図４４に示すように、シリコン基板１
における溝１０Ａの周縁部１ａ（溝１０Ａとシリコン基
板１表面とのコーナー部）が除去され丸められてしま
う。
【００４１】その結果、溝１０Ａの周縁部の検出精度が
悪化するため、ゲートマスクの重ね合わせ処理の精度が
向上しない問題点を抱えたままとなる。このように、ア
ライメントマーク領域１１Ａに対してプリエッチングを
行わない方法も期待した程の成果を得ることはできな
い。
悪化するため、ゲートマスクの重ね合わせ処理の精度が
向上しない問題点を抱えたままとなる。このように、ア
ライメントマーク領域１１Ａに対してプリエッチングを
行わない方法も期待した程の成果を得ることはできな
い。
【００４２】このように、プリエッチングを行う際にア
ライメントマーク領域の溝上にレジストパターンを形成
した場合（従来例）でも、アライメントマーク領域上に
全くレジストパターンを形成しない場合（上記試行例）
でも、ゲートマスクの重ね合わせ処理が精度が悪化する
ことを参考材料にして、ゲートマスクの重ね合わせ処理
が精度の向上を図ったのが本願発明である。
ライメントマーク領域の溝上にレジストパターンを形成
した場合（従来例）でも、アライメントマーク領域上に
全くレジストパターンを形成しない場合（上記試行例）
でも、ゲートマスクの重ね合わせ処理が精度が悪化する
ことを参考材料にして、ゲートマスクの重ね合わせ処理
が精度の向上を図ったのが本願発明である。
【００４３】＜実施の形態１＞図１〜図８は実施の形態
１である溝型の素子分離構造を有する半導体装置（ＤＲ
ＡＭ）の製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
１である溝型の素子分離構造を有する半導体装置（ＤＲ
ＡＭ）の製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
【００４４】まず、バルクシリコン基板１上に約１００
〜５００オンク゛ストロームの膜厚のシリコン酸化膜３を形成す
る。シリコン酸化膜３はシリコンを熱酸化（７００〜１
１００℃）しても、ＣＶＤ法（６００〜８５０℃）等で
堆積形成してもよい。その後、ＣＶＤ法（６００〜８５
０℃）により、シリコン酸化膜３上に１０００〜４００
０オンク゛ストロームの膜厚のシリコン窒化膜４を形成する。
〜５００オンク゛ストロームの膜厚のシリコン酸化膜３を形成す
る。シリコン酸化膜３はシリコンを熱酸化（７００〜１
１００℃）しても、ＣＶＤ法（６００〜８５０℃）等で
堆積形成してもよい。その後、ＣＶＤ法（６００〜８５
０℃）により、シリコン酸化膜３上に１０００〜４００
０オンク゛ストロームの膜厚のシリコン窒化膜４を形成する。
【００４５】そして、フィールドのマスクを用いて図示
しないレジストをパターニングし、レジストマスクを用
いてシリコン酸化膜３及びシリコン窒化膜４をエッチン
グする。その後、ドライエッチングによりシリコン基板
１を１０００〜５０００オンク゛ストローム選択的に除去するこ
とにより、図１に示すように、シリコン基板１に溝１０
（１０Ａ〜１０Ｃ）を形成する。その後、エッチングダ
メージを回復させるため、６００〜１２００℃でアニー
ルをおこなってもよいし、シリコン基板１を７００〜１
２００℃の熱処理により１００〜５００オンク゛ストローム程度
酸化させてもよい。
しないレジストをパターニングし、レジストマスクを用
いてシリコン酸化膜３及びシリコン窒化膜４をエッチン
グする。その後、ドライエッチングによりシリコン基板
１を１０００〜５０００オンク゛ストローム選択的に除去するこ
とにより、図１に示すように、シリコン基板１に溝１０
（１０Ａ〜１０Ｃ）を形成する。その後、エッチングダ
メージを回復させるため、６００〜１２００℃でアニー
ルをおこなってもよいし、シリコン基板１を７００〜１
２００℃の熱処理により１００〜５００オンク゛ストローム程度
酸化させてもよい。
【００４６】上記工程により、アライメントマーク領域
１１Ａには比較的広い幅の溝１０Ａが形成され、メモリ
セル領域１１Ｂには狭い幅の溝１０Ｂが形成され、周辺
回路領域１１Ｃには広い幅の溝１０Ｃが形成される。こ
のように、アライメントマーク領域１１Ａ及び周辺回路
領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが疎で、
メモリセル領域１１Ｂは溝１０Ｂのパターンが密になっ
ている。
１１Ａには比較的広い幅の溝１０Ａが形成され、メモリ
セル領域１１Ｂには狭い幅の溝１０Ｂが形成され、周辺
回路領域１１Ｃには広い幅の溝１０Ｃが形成される。こ
のように、アライメントマーク領域１１Ａ及び周辺回路
領域１１Ｃは溝１０Ａ及び溝１０Ｃのパターンが疎で、
メモリセル領域１１Ｂは溝１０Ｂのパターンが密になっ
ている。
【００４７】続いて、図２に示すように、例えばＣＶＤ
法により溝１０Ａ〜１０Ｃを含むシリコン基板１上の全
面にシリコン酸化膜２を堆積して、溝１０Ａ〜１０Ｃ内
にシリコン酸化膜２を埋め込む。この時、広い幅の溝１
０Ａ及び溝１０Ｃには堆積した膜厚と等しい膜厚分だけ
堆積されることに対し、狭い幅の溝１０Ｂには堆積初期
時に絶縁膜が溝１０Ｂ内に埋め込まれる結果、堆積した
膜厚よりも厚くなる。なお、溝を埋め込むシリコン酸化
膜３はいかなる形成方法で形成された絶縁膜でもよい。
例えば、高密度プラズマ雰囲気で形成されるＣＶＤ酸化
膜を用いることもできる。
法により溝１０Ａ〜１０Ｃを含むシリコン基板１上の全
面にシリコン酸化膜２を堆積して、溝１０Ａ〜１０Ｃ内
にシリコン酸化膜２を埋め込む。この時、広い幅の溝１
０Ａ及び溝１０Ｃには堆積した膜厚と等しい膜厚分だけ
堆積されることに対し、狭い幅の溝１０Ｂには堆積初期
時に絶縁膜が溝１０Ｂ内に埋め込まれる結果、堆積した
膜厚よりも厚くなる。なお、溝を埋め込むシリコン酸化
膜３はいかなる形成方法で形成された絶縁膜でもよい。
例えば、高密度プラズマ雰囲気で形成されるＣＶＤ酸化
膜を用いることもできる。
【００４８】次に、図３に示すように、溝上シリコン酸
化膜厚差を低減するために、プリエッチング用のマスク
を用いてアライメントマーク領域１１Ａの全て及び溝１
０Ｃ上に対応する埋込シリコン酸化膜２上のみにレジス
トパターン５１を形成する。
化膜厚差を低減するために、プリエッチング用のマスク
を用いてアライメントマーク領域１１Ａの全て及び溝１
０Ｃ上に対応する埋込シリコン酸化膜２上のみにレジス
トパターン５１を形成する。
【００４９】そして、ドライエッチングを用いてプリエ
ッチング処理を行い、図４に示すように、メモリセル領
域１１Ｂ全面及び周辺回路領域１１Ｃの一部上のシリコ
ン酸化膜２を所定の膜厚分除去する。アライメントマー
ク領域１１Ａはプリエッチング時にレジストパターン５
１により全面覆われていたため、溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後も保持されている。
ッチング処理を行い、図４に示すように、メモリセル領
域１１Ｂ全面及び周辺回路領域１１Ｃの一部上のシリコ
ン酸化膜２を所定の膜厚分除去する。アライメントマー
ク領域１１Ａはプリエッチング時にレジストパターン５
１により全面覆われていたため、溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後も保持されている。
【００５０】続いて、図５に示すように、レジストパタ
ーン５１を除去した後にＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜２及び溝部１
０Ａ〜１０Ｃ上のシリコン酸化膜２の一部並びにシリコ
ン窒化膜４の一部を除去する。このとき、アライメント
マーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他
の領域のシリコン窒化膜４の膜厚よりも若干厚くなる。
ーン５１を除去した後にＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜２及び溝部１
０Ａ〜１０Ｃ上のシリコン酸化膜２の一部並びにシリコ
ン窒化膜４の一部を除去する。このとき、アライメント
マーク領域１１Ａ上のシリコン窒化膜４はその膜厚が他
の領域のシリコン窒化膜４の膜厚よりも若干厚くなる。
【００５１】次に、図６に示すように、リン酸を用いて
シリコン窒化膜４を除去し、フッ酸を用いてシリコン酸
化膜３及びシリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
シリコン窒化膜４を除去し、フッ酸を用いてシリコン酸
化膜３及びシリコン酸化膜２の一部を除去することによ
り、アライメントマーク領域１１Ａに埋込シリコン酸化
膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン
酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコ
ン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
【００５２】続いて、チャネル領域の形成処理を行った
後、図７に示すように、熱酸化等によりゲート酸化膜６
を形成し、ゲート酸化膜６上にリンをドーピングしたポ
リシリコン膜７、タングステンシリサイド膜８を順に堆
積する。なお、ゲート酸化膜６の形成の際、窒化雰囲気
で窒素を多少含有するようにしてもよい。
後、図７に示すように、熱酸化等によりゲート酸化膜６
を形成し、ゲート酸化膜６上にリンをドーピングしたポ
リシリコン膜７、タングステンシリサイド膜８を順に堆
積する。なお、ゲート酸化膜６の形成の際、窒化雰囲気
で窒素を多少含有するようにしてもよい。
【００５３】次に、図８に示すように、素子分離形成工
程で製造したアライメントマーク領域１１Ａの埋込シリ
コン酸化膜２Ａ（アライメントマーク）を用いて写真製
版技術により素子分離領域にゲート電極を重ね合わせる
パターンを形成し、タングステンシリサイド膜８、ポリ
シリコン膜７をドライエッチングにより一部除去するこ
とにより、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにゲート電極１４を形成する。このゲート電極１４が
既存の後工程で製造されるトランジスタ等の半導体素子
の動作制御を行う。
程で製造したアライメントマーク領域１１Ａの埋込シリ
コン酸化膜２Ａ（アライメントマーク）を用いて写真製
版技術により素子分離領域にゲート電極を重ね合わせる
パターンを形成し、タングステンシリサイド膜８、ポリ
シリコン膜７をドライエッチングにより一部除去するこ
とにより、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにゲート電極１４を形成する。このゲート電極１４が
既存の後工程で製造されるトランジスタ等の半導体素子
の動作制御を行う。
【００５４】図９及び図１０はアライメントマーク領域
１１Ａを詳細に示した説明図であり、図９は、堆積され
たシリコン酸化膜２をＣＭＰで研磨する前の状態を示す
図であり、図１０はＣＭＰ研磨後を示す図である。これ
らの図に示すように、ＣＭＰ研磨前において溝１０Ａの
周縁部上のシリコン酸化膜２の膜厚は十分厚く、ＣＭＰ
研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化され
たエッチング条件でエッチングしても、溝１０Ａの周縁
部におけるシリコン基板１が除去されることはなく、溝
１０Ａ内の周辺部に形成されるシリコン酸化膜２の最上
部はシリコン窒化膜４の表面と同程度で、溝１０Ａ内の
中心部に形成されるシリコン酸化膜２の最下部の表面高
さはシリコン窒化膜４の表面高さより低くなり、溝１０
Ａのシリコン酸化膜２に高低差ｔ１′が設けられる。
１１Ａを詳細に示した説明図であり、図９は、堆積され
たシリコン酸化膜２をＣＭＰで研磨する前の状態を示す
図であり、図１０はＣＭＰ研磨後を示す図である。これ
らの図に示すように、ＣＭＰ研磨前において溝１０Ａの
周縁部上のシリコン酸化膜２の膜厚は十分厚く、ＣＭＰ
研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化され
たエッチング条件でエッチングしても、溝１０Ａの周縁
部におけるシリコン基板１が除去されることはなく、溝
１０Ａ内の周辺部に形成されるシリコン酸化膜２の最上
部はシリコン窒化膜４の表面と同程度で、溝１０Ａ内の
中心部に形成されるシリコン酸化膜２の最下部の表面高
さはシリコン窒化膜４の表面高さより低くなり、溝１０
Ａのシリコン酸化膜２に高低差ｔ１′が設けられる。
【００５５】一方、図１１に示すように、メモリセル領
域１１Ｂ及び周辺回路領域１１Ｃの溝１０Ｂ及び１０Ｃ
のシリコン酸化膜２はシリコン窒化膜４の表面とほぼ同
じ高さまで埋め込まれており、高低差はほとんどない。
域１１Ｂ及び周辺回路領域１１Ｃの溝１０Ｂ及び１０Ｃ
のシリコン酸化膜２はシリコン窒化膜４の表面とほぼ同
じ高さまで埋め込まれており、高低差はほとんどない。
【００５６】また、実施の形態１ではアライメントマー
ク領域１１Ａ上の全面にレジストパターン５１を形成し
たため、アライメントマーク領域１１Ａ上のシリコン窒
化膜４はその膜厚が他の領域よりも厚くなるように残存
する。
ク領域１１Ａ上の全面にレジストパターン５１を形成し
たため、アライメントマーク領域１１Ａ上のシリコン窒
化膜４はその膜厚が他の領域よりも厚くなるように残存
する。
【００５７】したがって、図６に示すように、シリコン
酸化膜３及びシリコン窒化膜４除去後において、溝１０
Ａ内の周辺部に形成されるシリコン酸化膜２Ａの最上部
がシリコン基板１の表面から突出し、溝１０Ａ内の中心
部に形成されるシリコン酸化膜２Ａの表面高さがシリコ
ン基板１の表面高さより低くなり高低差ｔ１が設けられ
る。
酸化膜３及びシリコン窒化膜４除去後において、溝１０
Ａ内の周辺部に形成されるシリコン酸化膜２Ａの最上部
がシリコン基板１の表面から突出し、溝１０Ａ内の中心
部に形成されるシリコン酸化膜２Ａの表面高さがシリコ
ン基板１の表面高さより低くなり高低差ｔ１が設けられ
る。
【００５８】上記したアライメントマーク領域１１Ａの
シリコン酸化膜２Ａの高低差ｔ１は、素子形成領域（メ
モリセル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低
差厚さｔ２（図６参照）と比較した場合、明らかにｔ１
＞ｔ２の関係が成り立つ。つまり、実施の形態１の半導
体装置では、試行例のような問題を生じさせることなく
シリコン酸化膜２Ａの高低差を大きくすることが可能で
ある。
シリコン酸化膜２Ａの高低差ｔ１は、素子形成領域（メ
モリセル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低
差厚さｔ２（図６参照）と比較した場合、明らかにｔ１
＞ｔ２の関係が成り立つ。つまり、実施の形態１の半導
体装置では、試行例のような問題を生じさせることなく
シリコン酸化膜２Ａの高低差を大きくすることが可能で
ある。
【００５９】また、シリコン酸化膜２Ａは溝１０Ａの周
縁部ではシリコン基板１の表面から突出しているため、
シリコン酸化膜２Ａの溝１０Ａの底部からの高さｔ３と
溝１０Ａ〜１０Ｃの溝の深さｔｄとを比較した場合も、
ｔ３＞ｔｄの関係が成り立つ。
縁部ではシリコン基板１の表面から突出しているため、
シリコン酸化膜２Ａの溝１０Ａの底部からの高さｔ３と
溝１０Ａ〜１０Ｃの溝の深さｔｄとを比較した場合も、
ｔ３＞ｔｄの関係が成り立つ。
【００６０】このように、実施の形態１の半導体装置は
ｔ１＞ｔ２及びｔ３＞ｔｄが成立する程度にアライメン
トマーク（埋込シリコン酸化膜２Ａ）に高低差が生じる
ため、上部にゲート電極材料を形成した場合にもゲート
電極材料に埋込シリコン酸化膜２Ａの高低差が反映され
る。
ｔ１＞ｔ２及びｔ３＞ｔｄが成立する程度にアライメン
トマーク（埋込シリコン酸化膜２Ａ）に高低差が生じる
ため、上部にゲート電極材料を形成した場合にもゲート
電極材料に埋込シリコン酸化膜２Ａの高低差が反映され
る。
【００６１】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
【００６２】＜実施の形態２＞図１２〜図１７は実施の
形態２である溝型の素子分離構造を有する半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
してその製造方法を説明する。
形態２である溝型の素子分離構造を有する半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
してその製造方法を説明する。
【００６３】まず、実施の形態１同様、（バルク）シリ
コン基板１上に約１００〜５００オンク゛ストロームの膜厚のシ
リコン酸化膜３を形成し、シリコン酸化膜３上に１００
０〜４０００オンク゛ストロームの膜厚のシリコン窒化膜４を形
成する。そして、ドライエッチングによりシリコン基板
１を１０００〜５０００オンク゛ストローム選択的に除去するこ
とにより、図１２に示すように、シリコン基板１に溝１
０（１０Ａ〜１０Ｃ）を形成する。
コン基板１上に約１００〜５００オンク゛ストロームの膜厚のシ
リコン酸化膜３を形成し、シリコン酸化膜３上に１００
０〜４０００オンク゛ストロームの膜厚のシリコン窒化膜４を形
成する。そして、ドライエッチングによりシリコン基板
１を１０００〜５０００オンク゛ストローム選択的に除去するこ
とにより、図１２に示すように、シリコン基板１に溝１
０（１０Ａ〜１０Ｃ）を形成する。
【００６４】上記工程により、アライメントマーク領域
１１Ａには比較的広い幅の溝１０Ａ（１０Ａ１，１０Ａ
２）が形成され、メモリセル領域１１Ｂには狭い幅の溝
１０Ｂが形成され、周辺回路領域１１Ｃには広い幅の溝
１０Ｃが形成される。また、アライメントマーク領域１
１Ａにおいて、溝１０Ａ１は溝１０Ａ２より溝幅が広く
形成される。
１１Ａには比較的広い幅の溝１０Ａ（１０Ａ１，１０Ａ
２）が形成され、メモリセル領域１１Ｂには狭い幅の溝
１０Ｂが形成され、周辺回路領域１１Ｃには広い幅の溝
１０Ｃが形成される。また、アライメントマーク領域１
１Ａにおいて、溝１０Ａ１は溝１０Ａ２より溝幅が広く
形成される。
【００６５】続いて、図１３に示すように、シリコン基
板１上の全面にシリコン酸化膜２を堆積して、溝１０Ａ
〜１０Ｃ内にシリコン酸化膜２を埋め込む。
板１上の全面にシリコン酸化膜２を堆積して、溝１０Ａ
〜１０Ｃ内にシリコン酸化膜２を埋め込む。
【００６６】次に、図１４に示すように、溝上シリコン
酸化膜厚差を低減するために、プリエッチング用のマス
クを用いてアライメントマーク領域１１Ａ上のシリコン
酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外周
の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ上
に対応する埋込シリコン酸化膜２上にレジストパターン
５２を形成し、ドライエッチングを用いてプリエッチン
グ処理を行い、メモリセル領域１１Ｂの全面及びアライ
メントマーク領域１１Ａ及び周辺回路領域１１Ｃの一部
上のシリコン酸化膜２を除去する。
酸化膜厚差を低減するために、プリエッチング用のマス
クを用いてアライメントマーク領域１１Ａ上のシリコン
酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外周
の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ上
に対応する埋込シリコン酸化膜２上にレジストパターン
５２を形成し、ドライエッチングを用いてプリエッチン
グ処理を行い、メモリセル領域１１Ｂの全面及びアライ
メントマーク領域１１Ａ及び周辺回路領域１１Ｃの一部
上のシリコン酸化膜２を除去する。
【００６７】その結果、アライメントマーク領域１１Ａ
のシリコン酸化膜２の凸部はプリエッチング時にレジス
トパターン５２により全面覆われていたため、アライメ
ントマーク領域１１Ａ内における溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後にさらに拡大する。
のシリコン酸化膜２の凸部はプリエッチング時にレジス
トパターン５２により全面覆われていたため、アライメ
ントマーク領域１１Ａ内における溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後にさらに拡大する。
【００６８】続いて、図１５に示すように、レジストパ
ターン５２を除去した後ＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜２及び溝部１
０Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン
窒化膜４の一部を除去する。
ターン５２を除去した後ＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜２及び溝部１
０Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン
窒化膜４の一部を除去する。
【００６９】このとき、溝幅が溝１０Ａ２より広い溝１
０Ａ１は、溝幅が広い場合に中心部が多く除去されると
いうディッシング作用により、溝１０Ａ１の中心部上の
シリコン酸化膜２が全て除去され、溝１０Ａ１の中心部
の底面下のシリコン基板１の一部までもが除去され、そ
の結果、溝１０Ａ１は他の溝１０Ｂ，１０Ｃより深い最
深部を有することになる。また、アライメントマーク領
域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域の
シリコン窒化膜４の膜厚よりも若干厚く残る。
０Ａ１は、溝幅が広い場合に中心部が多く除去されると
いうディッシング作用により、溝１０Ａ１の中心部上の
シリコン酸化膜２が全て除去され、溝１０Ａ１の中心部
の底面下のシリコン基板１の一部までもが除去され、そ
の結果、溝１０Ａ１は他の溝１０Ｂ，１０Ｃより深い最
深部を有することになる。また、アライメントマーク領
域１１Ａ上のシリコン窒化膜４はその膜厚が他の領域の
シリコン窒化膜４の膜厚よりも若干厚く残る。
【００７０】次に、図１６に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３及びシリコン酸化膜２の一部を除去することに
より、アライメントマーク領域１１Ａに埋込シリコン酸
化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコ
ン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリ
コン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３及びシリコン酸化膜２の一部を除去することに
より、アライメントマーク領域１１Ａに埋込シリコン酸
化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコ
ン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリ
コン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
【００７１】続いて、図１７に示すように、実施の形態
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
【００７２】次に、実施の形態２の素子分離形成工程で
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を
用いて写真製版技術により素子分離領域にゲート電極を
重ね合わせるパターンを形成し、タングステンシリサイ
ド膜８、ポリシリコン膜７をドライエッチングにより一
部除去することにより、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃにゲート電極を形成する。
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を
用いて写真製版技術により素子分離領域にゲート電極を
重ね合わせるパターンを形成し、タングステンシリサイ
ド膜８、ポリシリコン膜７をドライエッチングにより一
部除去することにより、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃにゲート電極を形成する。
【００７３】図１８はアライメントマーク領域１１Ａを
詳細に示した説明図である。図１８に示すように、ＣＭ
Ｐ研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化さ
れたエッチング条件でエッチングしても、溝１０Ａ１及
び１０Ａ２の周縁部におけるシリコン基板１が除去され
ることはない。そして、溝１０Ａ１において、その最上
部（溝１０Ａ１内の周辺部）がシリコン窒化膜４の表面
と同程度の高さで形成され、その下部（溝１０Ａ１の中
心部）である最深部の表面高さが当初の溝１０Ａ１の形
成深さｔＤよりも深くなり高低差ｔ１′が設けられる。
詳細に示した説明図である。図１８に示すように、ＣＭ
Ｐ研磨時にメモリセル領域１１Ｂの溝１０Ｂに最適化さ
れたエッチング条件でエッチングしても、溝１０Ａ１及
び１０Ａ２の周縁部におけるシリコン基板１が除去され
ることはない。そして、溝１０Ａ１において、その最上
部（溝１０Ａ１内の周辺部）がシリコン窒化膜４の表面
と同程度の高さで形成され、その下部（溝１０Ａ１の中
心部）である最深部の表面高さが当初の溝１０Ａ１の形
成深さｔＤよりも深くなり高低差ｔ１′が設けられる。
【００７４】したがって、図１６に示すように、シリコ
ン酸化膜３及びシリコン窒化膜４除去後において、その
最上部がシリコン基板１の表面から突出し、溝１０Ａ１
の中心部である最深部は当初の溝１０Ａ１の形成深さよ
り低くなり高低差ｔ１が設けられる。
ン酸化膜３及びシリコン窒化膜４除去後において、その
最上部がシリコン基板１の表面から突出し、溝１０Ａ１
の中心部である最深部は当初の溝１０Ａ１の形成深さよ
り低くなり高低差ｔ１が設けられる。
【００７５】アライメントマーク領域１１Ａの溝１０Ａ
１におけるアライメントマーク（シリコン酸化膜２Ａ＋
溝１０Ａ１）の高低差ｔ１は、素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低差厚さ
ｔ２（図７参照）と比較した場合、ｔ１＞ｔ２の関係が
成り立つ。
１におけるアライメントマーク（シリコン酸化膜２Ａ＋
溝１０Ａ１）の高低差ｔ１は、素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）の残膜高低差厚さ
ｔ２（図７参照）と比較した場合、ｔ１＞ｔ２の関係が
成り立つ。
【００７６】また、ＣＭＰ研磨前（図１４参照）におい
て溝１０Ａ１及び溝１０Ａ２の周縁部上のシリコン酸化
膜２の膜厚は十分厚く、ＣＭＰ研磨時にメモリセル領域
１１Ｂの溝１０Ｂに最適化されたエッチング条件でエッ
チングしても溝１０Ａ１及び１０Ａ２の周縁部における
シリコン基板１が除去されることはない。
て溝１０Ａ１及び溝１０Ａ２の周縁部上のシリコン酸化
膜２の膜厚は十分厚く、ＣＭＰ研磨時にメモリセル領域
１１Ｂの溝１０Ｂに最適化されたエッチング条件でエッ
チングしても溝１０Ａ１及び１０Ａ２の周縁部における
シリコン基板１が除去されることはない。
【００７７】また、シリコン酸化膜２Ａは溝１０Ａ１で
はシリコン基板１の一部が除去されて最深部が形成され
るため、シリコン酸化膜２Ａの溝１０Ａ１の底部からの
高さｔ３（＝ｔ１）と溝１０Ｂ，１０Ｃの溝の深さｔｄ
とを比較した場合も、ｔ３＞ｔｄの関係が成り立つ。
はシリコン基板１の一部が除去されて最深部が形成され
るため、シリコン酸化膜２Ａの溝１０Ａ１の底部からの
高さｔ３（＝ｔ１）と溝１０Ｂ，１０Ｃの溝の深さｔｄ
とを比較した場合も、ｔ３＞ｔｄの関係が成り立つ。
【００７８】このように、実施の形態２の半導体装置
は、ｔ１＞ｔ２及びｔ３（＝ｔ１）＞ｔｄが成立する程
度にアライメントマーク（埋込シリコン酸化膜２Ａ（＋
溝１０Ａ１））に高低差が生じるため、上部にゲート電
極材料を形成した場合にもゲート電極材料に埋込シリコ
ン酸化膜２Ａの高低差が反映される。
は、ｔ１＞ｔ２及びｔ３（＝ｔ１）＞ｔｄが成立する程
度にアライメントマーク（埋込シリコン酸化膜２Ａ（＋
溝１０Ａ１））に高低差が生じるため、上部にゲート電
極材料を形成した場合にもゲート電極材料に埋込シリコ
ン酸化膜２Ａの高低差が反映される。
【００７９】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
【００８０】＜実施の形態３＞図１９〜図２４は実施の
形態３である溝型の素子分離構造を有する半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
してその製造方法を説明する。実施の形態３は実施の形
態２のシリコン基板１に代わって下地基板２１、埋め込
み酸化膜２２及びＳＯＩ層２３からなるＳＯＩ基板を用
いた点を特徴とする。ＳＯＩ基板は、酸素を注入して形
成するＳＩＭＯＸ基板あるいははり合わせ基板等、いか
なる形成方法で作製したものでもよい。
形態３である溝型の素子分離構造を有する半導体装置の
製造方法を示す断面図である。以下、これらの図を参照
してその製造方法を説明する。実施の形態３は実施の形
態２のシリコン基板１に代わって下地基板２１、埋め込
み酸化膜２２及びＳＯＩ層２３からなるＳＯＩ基板を用
いた点を特徴とする。ＳＯＩ基板は、酸素を注入して形
成するＳＩＭＯＸ基板あるいははり合わせ基板等、いか
なる形成方法で作製したものでもよい。
【００８１】まず、ＳＯＩ層２３上にＣＶＤ法（８００
℃程度）あるいはＳＯＩ層２３を熱酸化（８００℃程度
の酸化条件）して約１００〜３００オンク゛ストロームの膜厚の
シリコン酸化膜３を形成し、ＣＶＤ法（７００℃程度）
によりシリコン酸化膜３上に１０００〜４０００オンク゛スト
ロームの膜厚のシリコン窒化膜４を形成する。
℃程度）あるいはＳＯＩ層２３を熱酸化（８００℃程度
の酸化条件）して約１００〜３００オンク゛ストロームの膜厚の
シリコン酸化膜３を形成し、ＣＶＤ法（７００℃程度）
によりシリコン酸化膜３上に１０００〜４０００オンク゛スト
ロームの膜厚のシリコン窒化膜４を形成する。
【００８２】その後、実施の形態２と同様の工程を経た
後、図１９に示すように、ＳＯＩ層２３と埋め込み酸化
膜２２との界面に底部が設けられるように、溝１０Ａ〜
１０Ｃを形成し、図２０に示すように、全面にシリコン
酸化膜２を堆積する。
後、図１９に示すように、ＳＯＩ層２３と埋め込み酸化
膜２２との界面に底部が設けられるように、溝１０Ａ〜
１０Ｃを形成し、図２０に示すように、全面にシリコン
酸化膜２を堆積する。
【００８３】そして、図２１に示すように、溝上シリコ
ン酸化膜厚差を低減するために、プリエッチング用のマ
スクを用いてアライメントマーク領域１１Ａ上のシリコ
ン酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外
周の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ
上に対応する埋込シリコン酸化膜２上にレジストパター
ン５２を形成し、ドライエッチングを用いてプリエッチ
ング処理を行い、メモリセル領域１１Ｂの全面及びアラ
イメントマーク領域１１Ａ及び周辺回路領域１１Ｃの一
部上のシリコン酸化膜２を除去する。
ン酸化膜厚差を低減するために、プリエッチング用のマ
スクを用いてアライメントマーク領域１１Ａ上のシリコ
ン酸化膜２の凸部（１０Ａ（１０Ａ１，１０Ａ２）の外
周の周辺近傍領域上のシリコン酸化膜２）及び溝１０Ｃ
上に対応する埋込シリコン酸化膜２上にレジストパター
ン５２を形成し、ドライエッチングを用いてプリエッチ
ング処理を行い、メモリセル領域１１Ｂの全面及びアラ
イメントマーク領域１１Ａ及び周辺回路領域１１Ｃの一
部上のシリコン酸化膜２を除去する。
【００８４】その結果、アライメントマーク領域１１Ａ
のシリコン酸化膜２の凸部はプリエッチング時にレジス
トパターン５２により全面覆われていたため、アライメ
ントマーク領域１１Ａ内における溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後にさらに拡大する。
のシリコン酸化膜２の凸部はプリエッチング時にレジス
トパターン５２により全面覆われていたため、アライメ
ントマーク領域１１Ａ内における溝１０Ａ上と他の領域
上との間に生じているシリコン酸化膜２の高低差がプリ
エッチング後にさらに拡大する。
【００８５】続いて、図２２に示すように、レジストパ
ターン５２を除去した後ＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜及び溝部１０
Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン窒
化膜４の一部を除去する。このとき、溝幅が溝１０Ａ２
より広い溝１０Ａ１は、中心部上のシリコン酸化膜２が
全て除去され、中心部下方の埋め込み酸化膜２２の一部
までもが除去されて最深部が形成される。また、アライ
メントマーク領域１１Ａ上のシリコン窒化膜４はその膜
厚が他の領域のシリコン窒化膜４の膜厚よりも若干厚く
残存する。
ターン５２を除去した後ＣＭＰ法を用いて全面を研磨し
て、シリコン窒化膜４上のシリコン酸化膜及び溝部１０
Ａ〜１０Ｃのシリコン酸化膜２の一部並びにシリコン窒
化膜４の一部を除去する。このとき、溝幅が溝１０Ａ２
より広い溝１０Ａ１は、中心部上のシリコン酸化膜２が
全て除去され、中心部下方の埋め込み酸化膜２２の一部
までもが除去されて最深部が形成される。また、アライ
メントマーク領域１１Ａ上のシリコン窒化膜４はその膜
厚が他の領域のシリコン窒化膜４の膜厚よりも若干厚く
残存する。
【００８６】次に、図２３に示すように、リン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３及びシリコン酸化膜２に一部を除去することに
より、アライメントマーク領域１１Ａに埋込シリコン酸
化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコ
ン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリ
コン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３及びシリコン酸化膜２に一部を除去することに
より、アライメントマーク領域１１Ａに埋込シリコン酸
化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコ
ン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリ
コン酸化膜２Ｃを形成して溝型素子分離構造を完成させ
る。
【００８７】続いて、図２４に示すように、実施の形態
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
【００８８】次に、実施の形態３の素子分離形成工程で
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を
用いて写真製版技術により素子分離領域にゲート電極を
重ね合わせるパターンを形成し、タングステンシリサイ
ド膜８、ポリシリコン膜７をドライエッチングにより一
部除去することにより、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃにゲート電極を形成する。
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ（＋溝１０Ａ１））を
用いて写真製版技術により素子分離領域にゲート電極を
重ね合わせるパターンを形成し、タングステンシリサイ
ド膜８、ポリシリコン膜７をドライエッチングにより一
部除去することにより、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃにゲート電極を形成する。
【００８９】このような構造の実施の形態３の半導体装
置は、アライメントマーク（埋込シリコン酸化膜２Ａ
（＋溝１０Ａ１））に実施の形態２と同様の高低差が生
じるため、上部にゲート電極材料を形成した場合にもゲ
ート電極材料に埋込シリコン酸化膜２Ａの高低差が反映
される。
置は、アライメントマーク（埋込シリコン酸化膜２Ａ
（＋溝１０Ａ１））に実施の形態２と同様の高低差が生
じるため、上部にゲート電極材料を形成した場合にもゲ
ート電極材料に埋込シリコン酸化膜２Ａの高低差が反映
される。
【００９０】その結果、ゲート電極のパターニングの際
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
に、ゲート電極材料に生じる高低差によってアライメン
トマーク検出が容易となり、ゲートマスクを精度良く重
ね合わせてレジストパターンを形成することができ、ゲ
ート電極を精度良くパターニングすることができる。
【００９１】特に、溝１０Ａ１のように埋め込み酸化膜
２２の一部が除去される構造では、ＳＯＩ層２３の膜厚
（溝１０Ａの当初の形成深さが制限される）やＳＯＩ層
２３上に形成したシリコン窒化膜４の膜厚から制限され
てきたアライメントマークの高低差を埋め込み酸化膜２
２をも除去することにより大きくすることが可能とな
る。
２２の一部が除去される構造では、ＳＯＩ層２３の膜厚
（溝１０Ａの当初の形成深さが制限される）やＳＯＩ層
２３上に形成したシリコン窒化膜４の膜厚から制限され
てきたアライメントマークの高低差を埋め込み酸化膜２
２をも除去することにより大きくすることが可能とな
る。
【００９２】＜実施の形態４＞実施の形態３の半導体装
置では、溝１０Ａ１の中心部下方の埋め込み酸化膜２２
の一部が除去され、アライメントマーク（シリコン酸化
膜２Ａ＋溝１０Ａ１）の最上部と最下部との高低差をよ
り大きくできることを示したが、本実施の形態４の半導
体装置はその効果を利用した構造である。
置では、溝１０Ａ１の中心部下方の埋め込み酸化膜２２
の一部が除去され、アライメントマーク（シリコン酸化
膜２Ａ＋溝１０Ａ１）の最上部と最下部との高低差をよ
り大きくできることを示したが、本実施の形態４の半導
体装置はその効果を利用した構造である。
【００９３】図２６〜図２９は実施の形態４である溝型
の素子分離構造を有する半導体装置の製造方法を示す断
面図である。以下、これらの図を参照して実施の形態４
の半導体装置の製造方法を説明する。
の素子分離構造を有する半導体装置の製造方法を示す断
面図である。以下、これらの図を参照して実施の形態４
の半導体装置の製造方法を説明する。
【００９４】まず、実施の形態３と同様に、ＳＯＩ層２
３上約１００〜３００オンク゛ストロームの膜厚のシリコン酸化
膜３を形成し、シリコン酸化膜３上にの１０００〜４０
００オンク゛ストロームの膜厚のシリコン窒化膜４を形成する。
３上約１００〜３００オンク゛ストロームの膜厚のシリコン酸化
膜３を形成し、シリコン酸化膜３上にの１０００〜４０
００オンク゛ストロームの膜厚のシリコン窒化膜４を形成する。
【００９５】その後、実施の形態２と同様の工程を経た
後、図２５に示すように、ＳＯＩ層２３と埋め込み酸化
膜２２との界面に底部が設けられるように、溝１０Ａ〜
１０Ｃ′を形成する。このとき、周辺回路領域１１Ｃの
溝１０Ｃ′もメモリセル領域１１Ｂの溝１０Ｂ同様に比
較的狭い幅で形成する。そして、溝１０Ｃ′，１０Ｃ′
間にＳＯＩ層２３を挟むように形成する。溝１０Ｃ′，
１０間に挟まれたＳＯＩ層２３がダミーパターン２３Ｄ
として規定される。
後、図２５に示すように、ＳＯＩ層２３と埋め込み酸化
膜２２との界面に底部が設けられるように、溝１０Ａ〜
１０Ｃ′を形成する。このとき、周辺回路領域１１Ｃの
溝１０Ｃ′もメモリセル領域１１Ｂの溝１０Ｂ同様に比
較的狭い幅で形成する。そして、溝１０Ｃ′，１０Ｃ′
間にＳＯＩ層２３を挟むように形成する。溝１０Ｃ′，
１０間に挟まれたＳＯＩ層２３がダミーパターン２３Ｄ
として規定される。
【００９６】つづいて、図２６に示すように、全面にシ
リコン酸化膜２を堆積する。なお、シリコン酸化膜２の
膜厚は、実施の形態３のプリエッチング後のメモリセル
領域１１Ｂ及び周辺回路領域１１Ｃ上のシリコン酸化膜
２の膜厚（図１５参照）と同程度に形成する。
リコン酸化膜２を堆積する。なお、シリコン酸化膜２の
膜厚は、実施の形態３のプリエッチング後のメモリセル
領域１１Ｂ及び周辺回路領域１１Ｃ上のシリコン酸化膜
２の膜厚（図１５参照）と同程度に形成する。
【００９７】そして、図２７に示すように、ＣＭＰ法を
用いて全面を研磨して、シリコン窒化膜４上のシリコン
酸化膜２及び溝部１０Ａ〜１０Ｃ′のシリコン酸化膜２
の一部を除去する。このとき、溝１０Ａ内の中心部上の
シリコン酸化膜２が全て除去され、中心部下方の埋め込
み酸化膜２２の一部までもが除去される。
用いて全面を研磨して、シリコン窒化膜４上のシリコン
酸化膜２及び溝部１０Ａ〜１０Ｃ′のシリコン酸化膜２
の一部を除去する。このとき、溝１０Ａ内の中心部上の
シリコン酸化膜２が全て除去され、中心部下方の埋め込
み酸化膜２２の一部までもが除去される。
【００９８】次に、シリコン窒化膜４及びシリコン酸化
膜３を除去して溝型素子分離構造を完成させる。このと
き、周辺回路領域１１Ｃはダミーパターン２３Ｄ及びダ
ミーパターン２３Ｄを挟む溝１０Ｃ′，１０Ｃ′からな
る素子分離領域によって素子分離される。ダミーパター
ン２３Ｄの形成幅を広く形成することによって素子分離
領域の幅は、実施の形態１〜３の溝１０Ｃの幅と同程度
にすることができる。
膜３を除去して溝型素子分離構造を完成させる。このと
き、周辺回路領域１１Ｃはダミーパターン２３Ｄ及びダ
ミーパターン２３Ｄを挟む溝１０Ｃ′，１０Ｃ′からな
る素子分離領域によって素子分離される。ダミーパター
ン２３Ｄの形成幅を広く形成することによって素子分離
領域の幅は、実施の形態１〜３の溝１０Ｃの幅と同程度
にすることができる。
【００９９】その後、図２８に示すように、実施の形態
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
１同様、ゲート酸化膜６を形成し、ゲート酸化膜６上に
ポリシリコン膜７、タングステンシリサイド膜８を順に
堆積する。
【０１００】次に、実施の形態４の素子分離形成工程で
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ＋溝１０Ａ）を用いて
写真製版技術により素子分離領域にゲート電極を重ね合
わせるパターンを形成し、タングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより一部除
去することにより、メモリセル領域１１Ｂ及び周辺回路
領域１１Ｃにゲート電極１４を形成する。
製造したアライメントマーク領域１１Ａのアライメント
マーク（埋込シリコン酸化膜２Ａ＋溝１０Ａ）を用いて
写真製版技術により素子分離領域にゲート電極を重ね合
わせるパターンを形成し、タングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより一部除
去することにより、メモリセル領域１１Ｂ及び周辺回路
領域１１Ｃにゲート電極１４を形成する。
【０１０１】その後、ソース・ドレイン領域を形成し、
図２９に示すように、層間絶縁膜２４を形成して、コン
タクトホールＣＴ１〜ＣＴ４を設けた後、全面にアルミ
層２５を形成する。このときコンタクトホールＣＴ１は
埋め込み酸化膜２２を貫通して下地基板２１の拡散領域
２７に達するように形成し、コンタクトホールＣＴ２，
ＣＴ４は層間絶縁膜２４を貫通してゲート電極１４に到
達するように形成する。
図２９に示すように、層間絶縁膜２４を形成して、コン
タクトホールＣＴ１〜ＣＴ４を設けた後、全面にアルミ
層２５を形成する。このときコンタクトホールＣＴ１は
埋め込み酸化膜２２を貫通して下地基板２１の拡散領域
２７に達するように形成し、コンタクトホールＣＴ２，
ＣＴ４は層間絶縁膜２４を貫通してゲート電極１４に到
達するように形成する。
【０１０２】アルミのパターニングは、プラズマ雰囲気
でのドライエッチングでおこなわれる。このエッチング
の際にエッチングダメージにより、デバイスの特性劣化
が懸念される。エッチングダメージは、エッチャントか
ら導入された電荷が、アルミを伝搬してゲート電極１４
に達し、ゲート電極が帯電し基板とゲート電極とに電位
差が生じることがデバイス劣化の原因となると考えられ
ている。
でのドライエッチングでおこなわれる。このエッチング
の際にエッチングダメージにより、デバイスの特性劣化
が懸念される。エッチングダメージは、エッチャントか
ら導入された電荷が、アルミを伝搬してゲート電極１４
に達し、ゲート電極が帯電し基板とゲート電極とに電位
差が生じることがデバイス劣化の原因となると考えられ
ている。
【０１０３】実施の形態４の製造方法は、図２９に示す
ように、アライメントマーク領域１１Ａの溝１０Ａ上に
コンタクトホールＣＴ１を形成してアルミのダミーパタ
ーンを形成し、コンタクトホールＣＴ１を介してアルミ
層２５と下地基板２１の高濃度なＮ型の拡散領域２７と
電気的に接続する。一方、コンタクトホールＣＴ２，Ｃ
Ｔ４を介してアルミ層２５とゲート電極１４とを電気的
に接続する。
ように、アライメントマーク領域１１Ａの溝１０Ａ上に
コンタクトホールＣＴ１を形成してアルミのダミーパタ
ーンを形成し、コンタクトホールＣＴ１を介してアルミ
層２５と下地基板２１の高濃度なＮ型の拡散領域２７と
電気的に接続する。一方、コンタクトホールＣＴ２，Ｃ
Ｔ４を介してアルミ層２５とゲート電極１４とを電気的
に接続する。
【０１０４】したがって、レジスト２６を全面形成した
後にアルミ層２５をパターニングする際、下地基板２１
とゲート電極１４とがアルミ層２５によって電気的に接
続されているため、下地基板２１の基板電位とゲート電
極１４との電位差を小さくすることにより、エッチング
ダメージを大幅に低減させることができる。その結果、
動作性能の良い半導体装置を得ることができる。
後にアルミ層２５をパターニングする際、下地基板２１
とゲート電極１４とがアルミ層２５によって電気的に接
続されているため、下地基板２１の基板電位とゲート電
極１４との電位差を小さくすることにより、エッチング
ダメージを大幅に低減させることができる。その結果、
動作性能の良い半導体装置を得ることができる。
【０１０５】なお、図３０はアルミのパターニング後の
平面構造を示す平面図である。同図におけるＡ−Ａ断面
が図２９に相当する。図２９に示すように、パターニン
グ後におけるゲート電極１４に接続されるアルミ層２５
は、コンタクトＣＴ１を介して下地基板２１に接続され
るアルミ層２５とは電気的に絶縁されるため、装置完成
後に動作に問題が生じることはない。なお、図３０のＳ
ＯＩ層２３，２３間の白地部分が埋め込みシリコン酸化
膜の形成領域となっている。
平面構造を示す平面図である。同図におけるＡ−Ａ断面
が図２９に相当する。図２９に示すように、パターニン
グ後におけるゲート電極１４に接続されるアルミ層２５
は、コンタクトＣＴ１を介して下地基板２１に接続され
るアルミ層２５とは電気的に絶縁されるため、装置完成
後に動作に問題が生じることはない。なお、図３０のＳ
ＯＩ層２３，２３間の白地部分が埋め込みシリコン酸化
膜の形成領域となっている。
【０１０６】また、溝１０Ａの最深部は埋め込み酸化膜
２２を一部除去して形成されており、溝１０Ａの最深部
下の埋め込み酸化膜２２の膜厚は薄くなっているため、
埋め込み酸化膜２２を貫通させてコンタクトホールＣＴ
１を比較的容易に形成することができる。
２２を一部除去して形成されており、溝１０Ａの最深部
下の埋め込み酸化膜２２の膜厚は薄くなっているため、
埋め込み酸化膜２２を貫通させてコンタクトホールＣＴ
１を比較的容易に形成することができる。
【０１０７】なお、実施の形態４では、アライメントマ
ーク領域１１ＡにコンタクトホールＣＴ１にアルミのダ
ミーパターンを形成したが、回路の構成上、周辺回路な
どの空きの領域にＣＭＰ研磨後に埋め込み酸化膜２２が
除去されるような構造を形成し、そこにアルミのダミー
パターンを形成してもよい。
ーク領域１１ＡにコンタクトホールＣＴ１にアルミのダ
ミーパターンを形成したが、回路の構成上、周辺回路な
どの空きの領域にＣＭＰ研磨後に埋め込み酸化膜２２が
除去されるような構造を形成し、そこにアルミのダミー
パターンを形成してもよい。
【０１０８】また、本実施の形態４では、周辺回路領域
１１Ｃの溝１０Ｃ′を比較的狭くして本来、溝を形成す
るために除去されるＳＯＩ層２３をダミーパターン２３
Ｄとして残し、ダミーパターン２３Ｄを挟む２つの溝１
０Ｃ′，１０Ｃ′及びダミーパターン２３Ｄとによって
素子分離領域を形成している。
１１Ｃの溝１０Ｃ′を比較的狭くして本来、溝を形成す
るために除去されるＳＯＩ層２３をダミーパターン２３
Ｄとして残し、ダミーパターン２３Ｄを挟む２つの溝１
０Ｃ′，１０Ｃ′及びダミーパターン２３Ｄとによって
素子分離領域を形成している。
【０１０９】したがって、溝１０Ｂ及び溝１０Ｃ′の幅
に差がさほどないため、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃ上に形成されるシリコン酸化膜２の膜厚
に差は生じない。
に差がさほどないため、メモリセル領域１１Ｂ及び周辺
回路領域１１Ｃ上に形成されるシリコン酸化膜２の膜厚
に差は生じない。
【０１１０】このため、プリエッチングを全く行うこと
なく製造プロセスを簡略化してアライメントマーク領域
１１Ａに溝１０Ａとシリコン酸化膜２Ａとからなるアラ
イメントマークを精度良く形成することができる。
なく製造プロセスを簡略化してアライメントマーク領域
１１Ａに溝１０Ａとシリコン酸化膜２Ａとからなるアラ
イメントマークを精度良く形成することができる。
【０１１１】また、溝１０Ｃ′個々は幅が溝１０Ｂ同
様、比較的狭いため、ＣＭＰ研磨によるディッシング
（溝内の中心部が大きく削られること）を防止すること
ができる。このように、実施の形態４の半導体装置は、
周辺回路領域１１Ｃのダミーパターン２３Ｄを形成する
ことにより、メモリセル領域１１Ｂ，周辺回路領域１１
Ｃ間のパターンの疎密に差がある場合でもプリエッチン
グを行うことなくＣＭＰ処理が可能となり、プリエッチ
ング後のシリコン酸化膜２の膜厚誤差を考慮する必要が
なくなる分、ＣＭＰ研磨処理における研磨条件のマージ
ンが拡大する。
様、比較的狭いため、ＣＭＰ研磨によるディッシング
（溝内の中心部が大きく削られること）を防止すること
ができる。このように、実施の形態４の半導体装置は、
周辺回路領域１１Ｃのダミーパターン２３Ｄを形成する
ことにより、メモリセル領域１１Ｂ，周辺回路領域１１
Ｃ間のパターンの疎密に差がある場合でもプリエッチン
グを行うことなくＣＭＰ処理が可能となり、プリエッチ
ング後のシリコン酸化膜２の膜厚誤差を考慮する必要が
なくなる分、ＣＭＰ研磨処理における研磨条件のマージ
ンが拡大する。
【０１１２】また、図３１に示すように、層間絶縁膜２
４の膜厚を基板接続用コンタクトホールＣＴ１形成部分
とゲート接続用コンタクトホールＣＴ２，４形成部分と
で層間絶縁膜２４の膜厚を均一にすると、コンタクトホ
ールＣＴ１〜ＣＴ４の形成長さがほぼ同一になるため、
コンタクトホール形成時のエッチング条件のマージンが
増大する。図３１の例では、コンタクトホールＣＴ１〜
ＣＴ４にタングステン層２８を埋め込み、タングステン
層２８上にアルミ層２９を形成している。
４の膜厚を基板接続用コンタクトホールＣＴ１形成部分
とゲート接続用コンタクトホールＣＴ２，４形成部分と
で層間絶縁膜２４の膜厚を均一にすると、コンタクトホ
ールＣＴ１〜ＣＴ４の形成長さがほぼ同一になるため、
コンタクトホール形成時のエッチング条件のマージンが
増大する。図３１の例では、コンタクトホールＣＴ１〜
ＣＴ４にタングステン層２８を埋め込み、タングステン
層２８上にアルミ層２９を形成している。
【０１１３】なお、アルミ層２５のパターニングの際の
エッチングダメージ軽減のみを目的とする場合は、実施
の形態３のようにプリエッチングを行って素子分離領域
及びアライメントマークを形成してゲート電極を設けた
後、図２９に示すように、コンタクトホールの形成、ア
ルミ層の堆積及びパターニングを行うようにすれば良
い。
エッチングダメージ軽減のみを目的とする場合は、実施
の形態３のようにプリエッチングを行って素子分離領域
及びアライメントマークを形成してゲート電極を設けた
後、図２９に示すように、コンタクトホールの形成、ア
ルミ層の堆積及びパターニングを行うようにすれば良
い。
【０１１４】＜実施の形態５＞実施の形態５の半導体装
置は、実施の形態３の構造に加え、図３２で示すような
平面配置にある基板上回路領域１１Ｄについての構造を
加えたものである。
置は、実施の形態３の構造に加え、図３２で示すような
平面配置にある基板上回路領域１１Ｄについての構造を
加えたものである。
【０１１５】図３３〜図３５はこの発明の実施の形態５
である半導体装置の製造方法を示す断面図であり、図３
２のＢ−Ｂ断面に相当する。なお、実施の形態５の製造
方法は実施の形態３の製造工程に下地基板上回路の製造
工程を加味したものである。
である半導体装置の製造方法を示す断面図であり、図３
２のＢ−Ｂ断面に相当する。なお、実施の形態５の製造
方法は実施の形態３の製造工程に下地基板上回路の製造
工程を加味したものである。
【０１１６】溝１０Ａ〜１０Ｃの形成時（実施の形態３
の図１９で示す工程）に、非常に大きな幅の溝３０を形
成し、プリエッチング時（実施の形態３の図２１で示す
工程時）に、図３３に示すように、溝３０を除いた部分
にレジストパターン５２を残す。
の図１９で示す工程）に、非常に大きな幅の溝３０を形
成し、プリエッチング時（実施の形態３の図２１で示す
工程時）に、図３３に示すように、溝３０を除いた部分
にレジストパターン５２を残す。
【０１１７】そして、ＣＭＰ研磨（実施の形態３の図２
２で示す工程）時に、ディッシング作用により溝３０の
底面下の埋め込み酸化膜２２を貫通させて、下地基板２
１が完全に露出するようにする。
２で示す工程）時に、ディッシング作用により溝３０の
底面下の埋め込み酸化膜２２を貫通させて、下地基板２
１が完全に露出するようにする。
【０１１８】この溝３０の下地基板２１上に既存の工程
を用いて、図３５に示すように、半導体素子を形成す
る。なお、図３５において、３１，３２はウェル領域、
３３はＬＤＤ構造のゲート部、３４は（二重）拡散領域
である。
を用いて、図３５に示すように、半導体素子を形成す
る。なお、図３５において、３１，３２はウェル領域、
３３はＬＤＤ構造のゲート部、３４は（二重）拡散領域
である。
【０１１９】このように、実施の形態５の半導体装置
は、ＳＯＩ層２３に半導体素子を形成するとともに、下
地基板２１にも半導体素子を直接形成することができ
る。ＳＯＩ層２３にディジタル回路、低消費電力用の半
導体素子、下地基板２１にアナログ回路、高耐圧が必要
な半導体素子（ＥＳＤ（Electric Static Discharge）
耐性向上や高ドレイン耐圧向上が必要な入出力回路、セ
ンアンプ、ワード線駆動回路や昇圧電位発生回路を構成
するトランジスタ等）を形成することにより、用途に応
じて下地基板２１及びＳＯＩ層２３のうちより適したほ
うに半導体素子を形成することができる。
は、ＳＯＩ層２３に半導体素子を形成するとともに、下
地基板２１にも半導体素子を直接形成することができ
る。ＳＯＩ層２３にディジタル回路、低消費電力用の半
導体素子、下地基板２１にアナログ回路、高耐圧が必要
な半導体素子（ＥＳＤ（Electric Static Discharge）
耐性向上や高ドレイン耐圧向上が必要な入出力回路、セ
ンアンプ、ワード線駆動回路や昇圧電位発生回路を構成
するトランジスタ等）を形成することにより、用途に応
じて下地基板２１及びＳＯＩ層２３のうちより適したほ
うに半導体素子を形成することができる。
【０１２０】なお、実施の形態５は実施の形態４の製造
方法に並行して行っても良い。この場合、以下のように
なる。
方法に並行して行っても良い。この場合、以下のように
なる。
【０１２１】溝１０Ａ〜１０Ｃの形成時（実施の形態４
の図２５で示す工程）に、図３６に示すように、非常に
大きな幅の溝３０を形成する。
の図２５で示す工程）に、図３６に示すように、非常に
大きな幅の溝３０を形成する。
【０１２２】そして、ＣＭＰ研磨（実施の形態３の図２
４で示す工程）後に、ディッシング作用により溝３０の
底面下の埋め込み酸化膜２２を貫通させて、下地基板２
１が完全に露出するようにする。以降の処理は前述した
通りである。
４で示す工程）後に、ディッシング作用により溝３０の
底面下の埋め込み酸化膜２２を貫通させて、下地基板２
１が完全に露出するようにする。以降の処理は前述した
通りである。
【０１２３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、アライメント用絶
縁膜の最上部を半導体基板の表面より高く、最下部の表
面高さを半導体基板の表面高さより低くすることによ
り、アライメント用絶縁膜に高低差を設けている。
請求項１記載の半導体装置において、アライメント用絶
縁膜の最上部を半導体基板の表面より高く、最下部の表
面高さを半導体基板の表面高さより低くすることによ
り、アライメント用絶縁膜に高低差を設けている。
【０１２４】したがって、アライメント用絶縁膜を含む
半導体基板上に上部形成層が形成された場合にも当該上
部形成層に上記高低差を反映した高低差が形成されるた
め、上部形成層に生じる高低差によってアライメントマ
ークの位置検出が容易となり、位置精度良く製造された
半導体装置を得ることができる。
半導体基板上に上部形成層が形成された場合にも当該上
部形成層に上記高低差を反映した高低差が形成されるた
め、上部形成層に生じる高低差によってアライメントマ
ークの位置検出が容易となり、位置精度良く製造された
半導体装置を得ることができる。
【０１２５】この発明における請求項２記載の半導体装
置において、第１の溝の底面の中心部の底面をアライメ
ント用絶縁膜の最上部との間に高低差を設けている。
置において、第１の溝の底面の中心部の底面をアライメ
ント用絶縁膜の最上部との間に高低差を設けている。
【０１２６】したがって、アライメント用絶縁膜及び第
１の溝を含む半導体基板上に上部形成層が形成された場
合にも当該上部形成層に上記高低差を反映した高低差が
形成されるため、上部形成層に生じる高低差によってア
ライメントマークの位置検出が容易となり、位置精度良
く製造された半導体装置を得ることができる。
１の溝を含む半導体基板上に上部形成層が形成された場
合にも当該上部形成層に上記高低差を反映した高低差が
形成されるため、上部形成層に生じる高低差によってア
ライメントマークの位置検出が容易となり、位置精度良
く製造された半導体装置を得ることができる。
【０１２７】請求項３記載の半導体装置において、第１
の溝はＳＯＩ基板のＳＯＩ層を貫通して形成されるた
め、請求項２の半導体装置同様、位置精度良くＳＯＩ基
板上の製造された半導体装置を得ることができる。
の溝はＳＯＩ基板のＳＯＩ層を貫通して形成されるた
め、請求項２の半導体装置同様、位置精度良くＳＯＩ基
板上の製造された半導体装置を得ることができる。
【０１２８】請求項４記載の半導体装置は、層間絶縁
膜、第１の溝の最深部及び埋め込み絶縁膜を貫通して下
地基板に達する第１の貫通孔と、層間絶縁膜を貫通して
制御電極に達する第２の貫通孔と、第２の貫通孔を介し
て制御電極に電気的に接続される配線層とを備えてい
る。
膜、第１の溝の最深部及び埋め込み絶縁膜を貫通して下
地基板に達する第１の貫通孔と、層間絶縁膜を貫通して
制御電極に達する第２の貫通孔と、第２の貫通孔を介し
て制御電極に電気的に接続される配線層とを備えてい
る。
【０１２９】したがって、層間絶縁膜上の全面に金属層
を形成した後エッチングして上記配線層を得る場合、第
１及び第２の貫通孔を介して下地基板と制御電極とを電
気的に接続され両者の間に生じる電位差が小さくするこ
とができるため、エッチングダメージを受けることなく
配線層を得ることができ、その結果、動作性能の良い半
導体装置を得ることができる。
を形成した後エッチングして上記配線層を得る場合、第
１及び第２の貫通孔を介して下地基板と制御電極とを電
気的に接続され両者の間に生じる電位差が小さくするこ
とができるため、エッチングダメージを受けることなく
配線層を得ることができ、その結果、動作性能の良い半
導体装置を得ることができる。
【０１３０】また、第１の溝の最深部は埋め込み絶縁膜
を一部除去して形成されているため、上記最深部下の埋
め込み絶縁膜を貫通させて行う第１の貫通孔の形成処理
を比較的容易に行うことができる。
を一部除去して形成されているため、上記最深部下の埋
め込み絶縁膜を貫通させて行う第１の貫通孔の形成処理
を比較的容易に行うことができる。
【０１３１】請求項５記載の半導体装置は、下地基板上
に半導体素子が形成されて構成される下地基板用素子形
成領域をさらに備えるため、ＳＯＩ基板上のＳＯＩ層上
は勿論、下地基板上にも半導体素子を形成した半導体装
置を得ることができる。
に半導体素子が形成されて構成される下地基板用素子形
成領域をさらに備えるため、ＳＯＩ基板上のＳＯＩ層上
は勿論、下地基板上にも半導体素子を形成した半導体装
置を得ることができる。
【０１３２】この発明における請求項６記載の半導体装
置の製造方法において、ステップ(d)でアライメントマ
ーク領域の第１の溝外の周辺近傍領域に対応する絶縁膜
上に少なくともレジストパターンを形成し、ステップ
(e)でレジストパターンをマスクとして絶縁膜を除去す
るした後、ステップ(f)でレジストパターンを除去した
後、絶縁膜全体をさらに除去することにより、アライメ
ントマークの第１の溝内における周辺部と中心部との間
に高低差を設けている。
置の製造方法において、ステップ(d)でアライメントマ
ーク領域の第１の溝外の周辺近傍領域に対応する絶縁膜
上に少なくともレジストパターンを形成し、ステップ
(e)でレジストパターンをマスクとして絶縁膜を除去す
るした後、ステップ(f)でレジストパターンを除去した
後、絶縁膜全体をさらに除去することにより、アライメ
ントマークの第１の溝内における周辺部と中心部との間
に高低差を設けている。
【０１３３】したがって、アライメントマーク上に形成
される電極層に上記高低差を反映した高低差が形成され
るため、ステップ(h)において電極層に生じる高低差に
よってアライメントマークの位置検出が容易となり、当
該アライメントマークに基づき電極層を精度良くパター
ニングすることができる。
される電極層に上記高低差を反映した高低差が形成され
るため、ステップ(h)において電極層に生じる高低差に
よってアライメントマークの位置検出が容易となり、当
該アライメントマークに基づき電極層を精度良くパター
ニングすることができる。
【０１３４】また、ステップ(e)で用いるレジストパタ
ーンは、少なくともアライメントマーク領域の第１の溝
外の周辺近傍領域に対応する絶縁膜上に形成されるた
め、ステップ(f)の処理後に絶縁膜とともに第１の溝の
周縁部近傍の半導体基板まで除去されて第１の溝の周縁
部が丸められることに伴うアライメントマーク検出精度
の悪化を招くこともない。
ーンは、少なくともアライメントマーク領域の第１の溝
外の周辺近傍領域に対応する絶縁膜上に形成されるた
め、ステップ(f)の処理後に絶縁膜とともに第１の溝の
周縁部近傍の半導体基板まで除去されて第１の溝の周縁
部が丸められることに伴うアライメントマーク検出精度
の悪化を招くこともない。
【０１３５】請求項７記載の半導体装置の製造方法にお
いて、ステップ(e)で用いるレジストパターンはアライ
メントマーク領域の第１の溝に対応する絶縁膜上にさら
に形成され、アライメントマークは第１の溝内に形成さ
れる絶縁膜であるアライメント用絶縁膜を含み、第１の
溝内の周辺部上に形成されるアライメント用絶縁膜が半
導体基板の表面より高くし、中心部上に形成されるアラ
イメント用絶縁膜の表面高さが半導体基板の表面高さよ
り低くなるように形成することにより、アライメント用
絶縁膜に高低差を設けている。
いて、ステップ(e)で用いるレジストパターンはアライ
メントマーク領域の第１の溝に対応する絶縁膜上にさら
に形成され、アライメントマークは第１の溝内に形成さ
れる絶縁膜であるアライメント用絶縁膜を含み、第１の
溝内の周辺部上に形成されるアライメント用絶縁膜が半
導体基板の表面より高くし、中心部上に形成されるアラ
イメント用絶縁膜の表面高さが半導体基板の表面高さよ
り低くなるように形成することにより、アライメント用
絶縁膜に高低差を設けている。
【０１３６】したがって、アライメント用絶縁膜上に形
成される電極層に上記高低差を反映した高低差が形成さ
れるため、電極層自体に生じる高低差をアライメントマ
ークとすることができる。
成される電極層に上記高低差を反映した高低差が形成さ
れるため、電極層自体に生じる高低差をアライメントマ
ークとすることができる。
【０１３７】請求項８記載の半導体装置の製造方法にお
いて、ステップ(e)で用いるレジストパターンはアライ
メントマーク領域の第１の溝の上記周辺近傍領域に対応
する絶縁膜上にのみに形成され、アライメントマークは
アライメント用絶縁膜と第１の溝とを含み、アライメン
ト用絶縁膜の最上部と第１の溝の最深部の底面との間に
高低差を設けている。
いて、ステップ(e)で用いるレジストパターンはアライ
メントマーク領域の第１の溝の上記周辺近傍領域に対応
する絶縁膜上にのみに形成され、アライメントマークは
アライメント用絶縁膜と第１の溝とを含み、アライメン
ト用絶縁膜の最上部と第１の溝の最深部の底面との間に
高低差を設けている。
【０１３８】したがって、アライメント用絶縁膜及び第
１の溝上に形成される電極層に上記高低差を反映した高
低差が形成されるため、電極層自体に生じる高低差をア
ライメントマークとすることができる。
１の溝上に形成される電極層に上記高低差を反映した高
低差が形成されるため、電極層自体に生じる高低差をア
ライメントマークとすることができる。
【０１３９】請求項９記載の半導体装置の製造方法にお
いて、ステップ(b)で形成される第１の溝はＳＯＩ基板
のＳＯＩ層を貫通して形成されるため、位置精度良くＳ
ＯＩ基板上の半導体装置を製造することができる。
いて、ステップ(b)で形成される第１の溝はＳＯＩ基板
のＳＯＩ層を貫通して形成されるため、位置精度良くＳ
ＯＩ基板上の半導体装置を製造することができる。
【０１４０】請求項１０記載の半導体装置の製造方法
は、ステップ(j)で形成される層間絶縁膜、第１の溝の
中心部及び埋め込み絶縁膜を貫通して下地基板に達する
第１の貫通孔と、層間絶縁膜を貫通して制御電極に達す
る第２の貫通孔とを形成し、ステップ(k)で第１及び第
２の貫通孔を含む層間絶縁膜上に金属層を形成する。
は、ステップ(j)で形成される層間絶縁膜、第１の溝の
中心部及び埋め込み絶縁膜を貫通して下地基板に達する
第１の貫通孔と、層間絶縁膜を貫通して制御電極に達す
る第２の貫通孔とを形成し、ステップ(k)で第１及び第
２の貫通孔を含む層間絶縁膜上に金属層を形成する。
【０１４１】したがって、ステップ(l)で金属層をパタ
ーニングするとき、第１及び第２の貫通孔を介して下地
基板と制御電極とを電気的に接続され両者の間に生じる
電位差が小さくすることができるため、パターニング時
のダメージを受けることなく配線層を得ることができ、
その結果、動作性能の良い半導体装置を製造することが
できる。
ーニングするとき、第１及び第２の貫通孔を介して下地
基板と制御電極とを電気的に接続され両者の間に生じる
電位差が小さくすることができるため、パターニング時
のダメージを受けることなく配線層を得ることができ、
その結果、動作性能の良い半導体装置を製造することが
できる。
【０１４２】また、第１の溝内の中心部に位置する最深
部は埋め込み絶縁膜を一部除去して形成されているた
め、上記最深部下の埋め込み絶縁膜を貫通させて第１の
貫通孔を比較的容易に形成することができる。
部は埋め込み絶縁膜を一部除去して形成されているた
め、上記最深部下の埋め込み絶縁膜を貫通させて第１の
貫通孔を比較的容易に形成することができる。
【０１４３】請求項１１記載の半導体装置の製造方法に
おいて、ステップ(f)で下地基板を露出させるため、以
降に既存の工程を用いてＳＯＩ基板のＳＯＩ層上は勿
論、下地基板上に半導体素子を形成することができる。
おいて、ステップ(f)で下地基板を露出させるため、以
降に既存の工程を用いてＳＯＩ基板のＳＯＩ層上は勿
論、下地基板上に半導体素子を形成することができる。
【０１４４】請求項１２記載の半導体装置の製造方法に
おいて、素子形成領域は比較的幅の狭い第１の回路用溝
で素子分離される第１の回路形成領域と、比較的幅の広
い第２の回路用溝で素子分離される第２の回路形成領域
とを含んでいる。
おいて、素子形成領域は比較的幅の狭い第１の回路用溝
で素子分離される第１の回路形成領域と、比較的幅の広
い第２の回路用溝で素子分離される第２の回路形成領域
とを含んでいる。
【０１４５】比較的幅の狭い第１の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【０１４６】したがって、ステップ(d)において、第１
の回路形成領域上にレジストパターンを形成し、第２の
回路形成領域上にレジストパターンを形成せずに、第１
の回路形成領域上の絶縁膜を同時に除去すればよい。
の回路形成領域上にレジストパターンを形成し、第２の
回路形成領域上にレジストパターンを形成せずに、第１
の回路形成領域上の絶縁膜を同時に除去すればよい。
【０１４７】請求項１３記載の製造方法で製造される半
導体装置の第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
導体装置の第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
【０１４８】この発明における請求項１４記載の半導体
装置の製造方法において、ステップ(d)において、絶縁
膜全体を除去し、第１の溝内の周辺部に絶縁膜をアライ
メント用絶縁膜として残存させ、第１の溝内の中心部上
の絶縁膜を全て除去するとともに第１の溝の中心部下の
埋め込み絶縁膜の一部の領域をも除去すように行い、ア
ライメント用絶縁膜の最上部と第１の溝の最深部の底面
との間に高低差を設けている。
装置の製造方法において、ステップ(d)において、絶縁
膜全体を除去し、第１の溝内の周辺部に絶縁膜をアライ
メント用絶縁膜として残存させ、第１の溝内の中心部上
の絶縁膜を全て除去するとともに第１の溝の中心部下の
埋め込み絶縁膜の一部の領域をも除去すように行い、ア
ライメント用絶縁膜の最上部と第１の溝の最深部の底面
との間に高低差を設けている。
【０１４９】したがって、アライメント用絶縁膜及び第
１の溝上部に形成される電極層に上記高低差を反映した
高低差が形成されるため、ステップ(f)おいて電極層に
生じる高低差によってアライメントマークの位置検出が
容易となり、当該アライメントマークに基づき電極層を
精度良くパターニングすることができる。
１の溝上部に形成される電極層に上記高低差を反映した
高低差が形成されるため、ステップ(f)おいて電極層に
生じる高低差によってアライメントマークの位置検出が
容易となり、当該アライメントマークに基づき電極層を
精度良くパターニングすることができる。
【０１５０】また、ステップ(d)の処理に先だって絶縁
膜を選択的に除去するステップを省略することにより製
造プロセスを簡略化することができる。
膜を選択的に除去するステップを省略することにより製
造プロセスを簡略化することができる。
【０１５１】請求項１５記載の半導体装置の製造方法に
おいて、素子形成領域は第１の回路用溝で素子分離され
る第１の回路形成領域と、複数の第２の回路用溝及びダ
ミー層によって素子分離される第２の回路形成領域とを
含んでいる。
おいて、素子形成領域は第１の回路用溝で素子分離され
る第１の回路形成領域と、複数の第２の回路用溝及びダ
ミー層によって素子分離される第２の回路形成領域とを
含んでいる。
【０１５２】第２の回路形成領域は複数の第２の回路用
溝及びダミー層からなる素子分離領域によって素子分離
されているため、第２の回路用溝自体の幅は狭くとも、
ダミー層の幅を広くすることにより、素子分離領域の幅
を広くすることができる。
溝及びダミー層からなる素子分離領域によって素子分離
されているため、第２の回路用溝自体の幅は狭くとも、
ダミー層の幅を広くすることにより、素子分離領域の幅
を広くすることができる。
【０１５３】したがって、第１の回路形成領域上と第２
の回路形成領域上との間で絶縁膜の膜厚は変わらないた
め、ステップ(d)に先だって絶縁膜を選択的に除去する
ステップは必要ない。
の回路形成領域上との間で絶縁膜の膜厚は変わらないた
め、ステップ(d)に先だって絶縁膜を選択的に除去する
ステップは必要ない。
【０１５４】請求項１６記載の半導体装置の製造方法
は、ステップ(h)で層間絶縁膜、第１の溝の中心部及び
埋め込み絶縁膜を貫通して下地基板に達する第１の貫通
孔と、層間絶縁膜を貫通して制御電極に達する第２の貫
通孔とを形成し、ステップ(i)で第１及び第２の貫通孔
を含む層間絶縁膜上に金属層を形成する。
は、ステップ(h)で層間絶縁膜、第１の溝の中心部及び
埋め込み絶縁膜を貫通して下地基板に達する第１の貫通
孔と、層間絶縁膜を貫通して制御電極に達する第２の貫
通孔とを形成し、ステップ(i)で第１及び第２の貫通孔
を含む層間絶縁膜上に金属層を形成する。
【０１５５】したがって、ステップ(j)で金属層をパタ
ーニングするとき、第１及び第２の貫通孔を介して下地
基板と制御電極とを電気的に接続され両者の間に生じる
電位差が小さくすることができるため、パターニング時
のダメージを受けることなく配線層を得ることができ、
その結果、動作性能の良い半導体装置を製造することが
できる。
ーニングするとき、第１及び第２の貫通孔を介して下地
基板と制御電極とを電気的に接続され両者の間に生じる
電位差が小さくすることができるため、パターニング時
のダメージを受けることなく配線層を得ることができ、
その結果、動作性能の良い半導体装置を製造することが
できる。
【０１５６】また、第１の溝内の中心部に位置する最深
部は埋め込み絶縁膜を一部除去して形成されているた
め、上記最深部下の埋め込み絶縁膜を貫通させて第１の
貫通孔を比較的容易に形成することができる。
部は埋め込み絶縁膜を一部除去して形成されているた
め、上記最深部下の埋め込み絶縁膜を貫通させて第１の
貫通孔を比較的容易に形成することができる。
【０１５７】請求項１７記載の半導体装置の製造方法に
おいて、ステップ(d)で下地基板を露出させ、ステップ
(f)で下地基板上回路領域上に電極層を形成するため、
ＳＯＩ層上及び下地基板上それぞれに素子が形成された
半導体装置を製造することができる。
おいて、ステップ(d)で下地基板を露出させ、ステップ
(f)で下地基板上回路領域上に電極層を形成するため、
ＳＯＩ層上及び下地基板上それぞれに素子が形成された
半導体装置を製造することができる。
【０１５８】請求項１８記載の製造方法で製造される半
導体装置の第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
導体装置の第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
【図１】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図８】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図９】 実施の形態１の半導体装置の構造の特徴を示
す断面図である。
す断面図である。
【図１０】 実施の形態１の半導体装置の構造の特徴を
示す断面図である。
示す断面図である。
【図１１】 実施の形態１の半導体装置の構造の特徴を
示す断面図である。
示す断面図である。
【図１２】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１３】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１４】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１５】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１６】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１７】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１８】 実施の形態２の半導体装置の構造の特徴を
示す断面図である。
示す断面図である。
【図１９】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２０】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２１】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２２】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２３】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２４】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２５】 実施の形態４の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２６】 実施の形態４の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２７】 実施の形態４の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２８】 実施の形態４の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２９】 実施の形態４の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３０】 実施の形態４の半導体装置の平面構造を示
す平面図である。
す平面図である。
【図３１】 実施の形態４の半導体装置の変形例を示す
断面図である。
断面図である。
【図３２】 実施の形態５の半導体装置の平面構造を示
す平面図である。
す平面図である。
【図３３】 実施の形態５の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３４】 実施の形態５の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３５】 実施の形態５の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３６】 実施の形態５の半導体装置の製造方法の他
の例を示す断面図である。
の例を示す断面図である。
【図３７】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図３８】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図３９】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図４０】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図４１】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図４２】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図４３】 試行例の半導体装置の製造方法を示す断面
図である。
図である。
【図４４】 試行例の半導体装置の問題点を示す断面図
である。
である。
【図４５】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４６】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４７】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４８】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４９】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図５０】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図５１】 従来の半導体装置の製造方法を示す断面図
である。
である。
１ （バルク）シリコン基板、２Ａ〜２Ｃ 埋込シリコ
ン酸化膜、１０Ａ〜１０Ｃ，１０Ｃ′，３０ 溝、１１
Ａ アライメントマーク領域、１１Ｂ メモリセル領
域、１１Ｃ 周辺回路領域、１１Ｄ 基板上回路領域、
２１ 下地基板、２２ 埋め込み酸化膜、２３ ＳＯＩ
層、２３Ｄ ダミーパターン、５１，５２レジストパタ
ーン。
ン酸化膜、１０Ａ〜１０Ｃ，１０Ｃ′，３０ 溝、１１
Ａ アライメントマーク領域、１１Ｂ メモリセル領
域、１１Ｃ 周辺回路領域、１１Ｄ 基板上回路領域、
２１ 下地基板、２２ 埋め込み酸化膜、２３ ＳＯＩ
層、２３Ｄ ダミーパターン、５１，５２レジストパタ
ーン。
Claims (18)
- 【請求項１】 溝型の素子分離構造によって半導体素子
間が素子分離される半導体装置であって、 半導体基板と、 前記半導体基板に形成され、その上層部に第１の溝と前
記第１の溝内に形成されたアライメント用絶縁膜とを有
するアライメントマーク領域と、 前記半導体基板に形成され、複数の半導体素子間を絶縁
分離する素子分離用絶縁膜を有する素子形成領域とを備
え、前記素子分離用絶縁膜は前記半導体基板の上層部に
形成された第２の溝内に充填され、 前記アライメント用絶縁膜の最上部を前記半導体基板の
表面より高くし、最下部の表面高さを前記半導体基板の
表面高さより低くすることにより、前記アライメント用
絶縁膜に高低差を設けたことを特徴とする、半導体装
置。 - 【請求項２】 溝型の素子分離構造によって半導体素子
間が素子分離される半導体装置であって、 半導体基板と、 前記半導体基板に形成され、その上層部に第１の溝と前
記第１の溝内に形成されたアライメント用絶縁膜とを有
するアライメントマーク領域とを備え、前記アライメン
ト用絶縁膜は前記第１の溝内の中心部を除く領域である
周辺部に形成され、 前記半導体基板に形成され、複数の半導体素子間を絶縁
分離する素子分離用絶縁膜を有する素子形成領域をさら
に備え、前記素子分離用絶縁膜は前記半導体基板の上層
部に形成された第２の溝内に充填され、前記第１の溝の
中心部の底面は前記第２の溝の底面よりも深く形成さ
れ、 前記アライメント用絶縁膜の最上部と前記中心部の底面
との間に高低差を設けたことを特徴とする、半導体装
置。 - 【請求項３】 前記半導体基板は、下地基板と、前記下
地基板上に形成された埋め込み絶縁膜と、前記埋め込み
絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板を
含み、 前記第１及び第２の溝は前記ＳＯＩ層を貫通して形成さ
れ、前記第１の溝の前記中心部はさらに前記埋め込み絶
縁膜を一部除去して形成される、請求項２記載の半導体
装置。 - 【請求項４】 前記素子形成領域上に形成され、素子の
動作制御を行う制御電極と、 前記制御電極及び前記第１の溝上を含む前記半導体基板
に形成された層間絶縁膜と、 前記層間絶縁膜、前記第１の溝の前記中心部及び前記埋
め込み絶縁膜を貫通して前記下地基板に達する第１の貫
通孔と、 前記層間絶縁膜を貫通して前記制御電極に達する第２の
貫通孔と、 前記第２の貫通孔を介して前記制御電極に電気的に接続
される配線層と、をさらに備える請求項３記載の半導体
装置。 - 【請求項５】 前記下地基板上に半導体素子が形成され
て構成される下地基板用素子形成領域をさらに備える、
請求項４記載の半導体装置。 - 【請求項６】 溝型の素子分離構造を有する半導体装置
の製造方法であって、 (a)アライメントマーク領域及び素子形成領域を有する
半導体基板を準備するステップと、 (b)前記半導体基板の前記アライメントマーク領域及び
前記素子形成領域の上層部にそれぞれ第１及び第２の溝
を同時に形成するステップとを備え、前記第１及び第２
の溝の底面の形成深さは前記半導体基板の表面から同程
度の深さに設定され、 (c)前記半導体基板上の全面に絶縁膜を形成するステッ
プと、 (d)前記アライメントマーク領域の前記第１の溝外の周
辺近傍領域に対応する前記絶縁膜上に少なくともレジス
トパターンを形成するステップと、 (e)前記レジストパターンをマスクとして前記絶縁膜を
除去するステップと、 (f)前記レジストパターンを除去した後、前記絶縁膜を
さらに除去するステップとを備え、前記ステップ(f)
は、前記第１の溝内に前記絶縁膜が一部残り、かつ前記
第２の溝内に埋め込まれた前記絶縁膜を残すように行わ
れ、前記ステップ(f)後の前記第１の溝部分がアライメ
ントマークとして規定され、 (g)前記半導体基板上の全面に電極層を形成するステッ
プと、 (h)前記アライメントマークの位置を認識して、前記素
子形成領域上に前記電極層をパターニングするステップ
とをさらに備え、 前記アライメントマークの前記第１の溝内における中心
部とそれ以外の領域である周辺部との間に高低差を設け
たことを特徴とする、半導体装置の製造方法。 - 【請求項７】 前記ステップ(d)は、前記アライメント
マーク領域の前記第１の溝に対応する前記絶縁膜上にさ
らに前記レジストパターンを形成し、 前記アライメントマークは前記ステップ(f)後に前記第
１の溝内に残存する前記絶縁膜であるアライメント用絶
縁膜を含み、前記周辺部上に形成される前記アライメン
ト用絶縁膜の最上部が前記半導体基板の表面より高く、
前記中心部上に形成される前記アライメント用絶縁膜の
表面高さが前記半導体基板の表面高さより低くなるよう
に形成することにより、前記アライメント用絶縁膜に高
低差を設けたことを特徴とする、請求項６記載の半導体
装置の製造方法。 - 【請求項８】 前記ステップ(d)は、前記アライメント
マーク領域の前記第１の溝の前記周辺近傍領域に対応す
る前記絶縁膜上にのみに前記レジストパターンを形成
し、 前記ステップ(f)は、前記第１の溝の前記周辺部に前記
絶縁膜を前記アライメント用絶縁膜として残存させ、前
記第１の溝の前記中心部上の絶縁膜を全て除去するとと
もに前記第１の溝の前記中心部下の前記半導体基板の一
部の領域をも除去するステップを含み、除去された前記
半導体基板の一部の領域が前記第１の溝の最深部として
規定され、 前記アライメントマークは前記アライメント用絶縁膜と
前記第１の溝とを含み、前記アライメント用絶縁膜の最
上部と前記第１の溝の前記最深部の底面との間に高低差
を設けたことを特徴とする、請求項６記載の半導体装置
の製造方法。 - 【請求項９】 前記半導体基板は、下地基板と、前記下
地基板上に形成された埋め込み絶縁膜と、前記埋め込み
絶縁膜上に形成されたＳＯＩ層とを含み、 前記ステップ(b)は、前記第１及び第２の溝を前記ＳＯ
Ｉ層を貫通して形成するステップを含み、 前記ステップ(f)で除去された前記半導体基板の一部の
領域は前記埋め込み絶縁膜の一部の領域を含む、請求項
８記載の半導体装置の製造方法。 - 【請求項１０】 前記ステップ(h)でパターニングされ
た前記電極層は、前記素子形成領域上に形成され、素子
の動作制御を行う制御電極を含み、 (i)全面に層間絶縁膜を形成するステップと、 (j)前記第１の溝の前記中心部上及び前記制御電極上の
前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成
するステップとをさらに備え、前記第１の貫通孔はさら
に前記埋め込み絶縁膜を貫通して前記下地基板に到達す
るように形成され、 (k)前記第１及び第２の貫通孔を含む前記層間絶縁膜上
に金属層を形成するステップと、 (l)前記金属層をパターニングして配線層を形成するス
テップとをさらに備える、請求項９記載の半導体装置の
製造方法。 - 【請求項１１】 前記半導体基板は下地基板上回路領域
をさらに有し、 前記ステップ(b)は、前記ＳＯＩ層を貫通して前記第１
及び第２の溝の幅より大きい幅を有する第３の溝を形成
するステップを含み、 ステップ(d)は、前記第３の溝上には前記レジストパタ
ーンを形成せず、 前記ステップ(f)は、前記第３の溝上の絶縁膜を全て除
去するとともに、前記第３の溝下の前記埋め込み絶縁膜
をも除去して、前記下地基板を露出させるステップを含
む、請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記第２の溝は、比較的幅の狭い第１
の回路用溝と比較的幅の広い第２の回路用溝とを含み、 前記素子形成領域は前記第１の回路用溝で素子分離され
る第１の回路形成領域と、前記第２の回路用溝で素子分
離される第２の回路形成領域とを含み、 前記ステップ(d)は、前記第１の回路形成領域に対応す
る前記絶縁膜上に前記レジストパターンを形成せず、前
記第２の回路形成領域に対応する前記絶縁膜上に前記レ
ジストパターンを形成する、請求項６記載の半導体装置
の製造方法。 - 【請求項１３】 前記第１の回路形成領域はダイナミッ
ク型のメモリセルからなる領域を含み、 前記第２の回路形成領域は前記メモリセルを駆動する周
辺回路を形成する領域を含む、請求項１２記載の半導体
装置の製造方法。 - 【請求項１４】 溝型の素子分離構造を有する半導体装
置の製造方法であって、 (a)アライメントマーク領域及び素子形成領域を有する
半導体基板を準備するステップを備え、前記半導体基板
は、下地基板と、前記下地基板上に形成された埋め込み
絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層
をからなるＳＯＩ基板を含み、 (b)前記ＳＯＩ層を貫通して前記アライメントマーク領
域及び前記素子形成領域にそれぞれ第１及び第２の溝を
同時に形成するステップと、 (c)前記第１及び第２の溝を含む前記ＳＯＩ層上の全面
に絶縁膜を形成するステップと、 (d)前記絶縁膜を除去するステップとをさらに備え、前
記ステップ(d)は、前記第２の溝内に埋め込まれた前記
絶縁膜を残し、かつ前記第１の溝内の周辺部に前記絶縁
膜を前記アライメント用絶縁膜として残存させ前記第１
の溝の中心部上の絶縁膜を全て除去するとともに、前記
第１の溝の前記中心部下の前記埋め込み絶縁膜の一部の
領域をも除去すように行われ、除去された前記半導体基
板の一部の領域が前記第１の溝の最深部として規定さ
れ、 (e)前記半導体基板上の全面に電極層を形成するステッ
プと、 (f)前記アライメントマークの位置を認識して、前記素
子形成領域上に前記電極層をパターニングするステップ
とをさらに備え、 前記アライメント用絶縁膜の最上部と前記第１の溝の前
記最深部の底面との間に高低差を設けたことを特徴とす
る、半導体装置の製造方法。 - 【請求項１５】 前記第２の溝は比較的幅の狭い第１及
び第２の回路用溝を含み、前記第２の回路用溝は複数の
第２の回路用溝を含み、前記複数の第２の回路用溝は前
記ＳＯＩ層を挟んで形成され、前記複数の第２の回路用
溝間の前記ＳＯＩ層がダミー層として規定され、 前記素子形成領域は前記第１の回路用溝で素子分離され
る第１の回路形成領域と、前記複数の第２の回路用溝及
び前記ダミー層によって素子分離される第２の回路形成
領域とを含む、請求項１４記載の半導体装置の製造方
法。 - 【請求項１６】 前記ステップ(f)でパターニングされ
た前記電極層は、前記素子形成領域上に形成され、素子
の動作制御を行う制御電極を含み、 (g)全面に層間絶縁膜を形成するステップと、 (h)前記第１の溝及び前記制御電極上の前記中心部上の
前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成
するステップとをさらに備え、前記１の貫通孔はさらに
前記埋め込み絶縁膜を貫通し下地基板に到達するように
形成され、 (i)前記第１及び第２の貫通孔を含む前記層間絶縁膜上
に金属層を形成するステップと、 (j)前記金属層をパターニングして配線層を形成するス
テップとをさらに備える、請求項１５記載の半導体装置
の製造方法。 - 【請求項１７】 前記半導体基板は下地基板上回路領域
をさらに有し、 前記ステップ(b)は、前記ＳＯＩ層を貫通して前記第１
及び第２の溝の幅より大きい幅を有する第３の溝を形成
するステップを含み、 前記ステップ(d)は、前記第３の溝上の絶縁膜を全て除
去するとともに、前記第３の溝下の前記埋め込み絶縁膜
をも除去して、前記下地基板を露出させるステップを含
む、請求項１４記載の半導体装置の製造方法。 - 【請求項１８】 前記第１の回路形成領域はダイナミッ
ク型のメモリセルからなる領域を含み、 前記第２の回路形成領域は前記メモリセルを駆動する周
辺回路を形成する領域を含む、請求項１５記載の半導体
装置の製造方法。
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|---|---|---|---|
| JP22803497A JP4187808B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置の製造方法 |
| TW086118084A TW442906B (en) | 1997-08-25 | 1997-12-02 | Semiconductor apparatus and its fabricating method |
| US08/990,075 US6215197B1 (en) | 1997-08-25 | 1997-12-12 | Semiconductor device having a trench isolation structure and an alignment mark area |
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