KR0155835B1 - 반도체 장치의 얼라인 키 패턴 형성방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 얼라인 키(align key) 패턴 형성방법에 관한 것으로서, 특히 단차를 형성시켜 사진식각공정의 정렬을 도와주는 얼라인 반도체 장치의 얼라인 키(align key) 패턴 형성방법에 관한 것이다. 본 발명의 얼라인 키 패턴 형성방법은 반도체기판 상의 셀 어레이 및 얼라인 키 패턴 형성 부분에 필드영역을 한정하는 제1절연막 패턴을 형성하는 단계, 상기 제1절연막 패턴을 마스크로 하여 상기 필드영역에 트랜치를 형성하는 단계, 상기 반도체기판 전면에 상기 트랜치를 채우면서 제2절연막을 형성하는 단계, 상기 셀 어레이부분의 활성영역과 상기 얼라인 키 형성영역의 활성영역 및 필드영역에 형성된 상기 제2절연막을 소정의 깊이로 식각하는 단계, 상기 반도체기판 전면을 에치 백하는 단계, 상기 반도체기판 전면에 도전층을 형성하는 단계, 및 상기 도전층 전면에 포토레지스트를 도포하는 단계를 포함한다.
본 발명에 의하면 STI 구조를 갖는 반도체장치에서도 얼라인 키 패턴 형성부의 원하는 부분에 단차를 형성할 수 있고, 따라서 포토리소그라피(photolithography)공정의 진행에 필요한 얼라인 키를 구현한다.

Description

반도체 장치의 얼라인 키 패턴 형성방법
제1a도 및 제1b도는 종래 기술에 의한 로코스(LOCOS) 및 얕은 트랜치격리(STI) 구조의 얼라인 키 패턴의 평면도이다.
제2a도 및 제2b도는 종래 기술에 의한 로코스(LOSOS) 및 얕은 트랜치분리(STI) 구조의 얼라인 키의 수직 단면도이다.
제3a도 내지 제3f도는 본 발명에 의한 반도체 장치의 얼라인 키(align key) 패턴 형성방법을 셀 어레이부와 얼라인 키 패턴 형성부분으로 나누어서 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 32 : 제1절연막
34 : 트랜치 36 : 제2절연막
38,42 : 포토레지스트 40 : 제3절연막(poly layer)
본 발명은 반도체 장치의 얼라인 키(align key) 패턴 형성방법에 관한 것으로서, 특히 단차를 이용하여 사진식각 공정의 정렬(alignment)에 잇점이 있는 얼라인 키(align key) 패턴을 형성하는 방법에 관한 것이다.
최근 반도체 장치가 고집적화되어 감에 따라, 소자의 크기가 점점 작아지고 있다. 이와 같은 추세에 따라 소자사이의 전기적 절연을 위한 소자격리구조 역시 작아지고 있는데, 널리 쓰이고 있는 실리콘의 국소적인 산화(LOCal Oxidation Of Silicon 이하, LOCOS라 한다.)를 이용한 소자격리구조는 현재 한계에 이르러 더 이상의 반도체소자의 집적화에 대응하기 어려워지고 있다. 따라서 이와 같은 LOCOS의 소자격리 한계를 극복하고, 고집적화의 추세에 적합한 소자격리구조를 구현하기 위해 새로운 대안이 요구되고 있으며, 그 여러 대안 가운데 하나가 얕은 트랜치 격리(Shallow Trench Isolation 이하, STI라 한다) 구조이다.
상기 STI를 간단히 설명하면 다음과 같다. 우선, 반도체 기판상에 트랜치를 형성한다. 다음에 여기에 절연물질, 예컨데 산화막을 트랜치를 매립하기에 충분한 두께로 침적시킨 다음 화학기계적 폴리싱(Chemical Mechanical Polishing 이하, CMP라 한다)방법으로 에치백(etch-back)하여 트랜치안에만 절연물질이 남도록 하는 방법으로 소자격리구조를 완성한다. 이와 같은 STI 방법은 LOCOS 방법의 버즈 비크(bird's beak)현상이 없어서 LOCOS 구조보다 소자격리의 미세화에 한결 유리한 잇점은 있으나, STI 구조는 격리구조를 형성한 후 반도체기판 표면의 단차가 제거되어 후속사진공정을 위한 얼라인 키가 형성되지 않는 문제점을 안고 있다. 즉, 통상의 정렬(align)은 스테퍼(stepper)의 얼라인먼트(alignment)부에 있는 레이저(laser)가 반도체기판에 형성되어 있는 얼라인 키 패턴에 조사되어 반사될 때, 얼라인 키의 요철에 의해 형성된 간섭 무늬의 명암을 검출부에서 인식하여 반도체기판의 방향이나 위치를 파악하고 반도체기판과 장비를 조정함으로써, 얼라인이 이루어진다. 그런데, STI의 경우에는 (LOCOS)공정과는 달리 소자격리산화막을 CMP 등으로 에치백하여 형성하므로, 소자격리절연막 형성 후 소자영역과 소자분리영역이 서로 단차가 없어지고 평평한 반도체기판이 얻어진다.
이와 같은 평탄화된 전면에 게이트물질로 쓰이는 텅스텐 실리사이드와 같은 불투명한 막이 형성되면 반사에 의한 간섭무늬의 명암이 거의 사라지고 사진식각장비의 얼라인이 사실상 어렵게 된다.
이와 같은 종래 기술에 의한 LOCOS 및 STI 구조의 얼라인 키 형성방법을 첨부된 도면과 함께 상세하게 설명한다.
제1a도 및 제1b도는 종래 기술에 의한 로코스(locos) 및 얕은 트랜치분리(STI) 구조의 얼라인 키 패턴의 평면도이다.
제1a도는 LOCOS 구조의 얼라인 키의 평면도로서, 하기 제2a도에 도시된 LOCOS형 격리구조의 단면구조도의 반도체기판상에 형성된 하부소자격리 산화막(20)의 단차가 그 전면에 형성된 불투명막(22), 예컨데 텅스텐 실리사이드(22) 및 감광막(24)에 전사된 얼라인 키를 나타낸다. 도시된 바와 같이 LOCOS형 격리구조일 경우에는 얼라인 키가 선명하게 형성된다. 여기서 12는 활성영역을 나타내고, 10은 필드영역을 나타낸다.
제1b도는 STI구조의 얼라인 키의 평면도를 나타낸 것으로서, 여기서 14는 활성영역을 나타내고, 16은 필드영역을 나타낸다. 또한 제1b도는 제2b에서 보는 바와 같이 STI형의 격리 구조를 갖는 경우는 하기 트랜치를 매립하는 절연물과 활성영역간에 단차가 없고, 또한 그 전면에 텅스텐 실리사이드와 같은 불투명물질이 형성되어 있어 하부층의 단차도 감지할 수 없으므로 사진식각공정에 필요한 얼라인 키의 선명한 형성이 불가능하다.
제2a도 및 제2b도는 종래 기술에 의한 로코스(LOCOS) 및 얕은 트랜치형 격리(STI)구조의 수직 단면도이다.
제2a도는 LOCOS형 격리구조의 수직단면도로서, 반도체기판(18) 상에 필드산화막(20)이 형성되어 있고 필드산화막이 형성된 반도체기판 전면에 텅스텐 실리사이드(22)가 형성되어 있다. 또한 상기 텅스텐 실리사이드(22) 전면에는 포토레지스트(24)가 도포되어 있다. LOCOS형 격리구조는 필드산화막(20)의 단차로 인해 상술한 얼라인 키가 선명하게 형성된다. 그러나 필드산화막의 가장자리에 형성되는 버즈비크로 인해 인접하는 활성영역의 전용면적이 감소하게 된다.
제2b도는 STI형 격리구조를 갖는 얼라인 키의 수직단면도이다. 구체적으로는 반도체기판(25) 상에 트랜치(26)을 형성한 다음, 그 트랜치(26)안에 필드산화막(27)을 매립하여 형성한 다음 활성영역(28)과 함께 평탄화 된다. 이렇게 평탄화된 결과물전면에 텅스텐 실리사이드(29)을 형성한다. 텅스텐 실리사이드(29) 전면에는 포토레지스트(30)을 도포한다. 상기 STI형 격리 구조의 필드산화막(27)은 활성영역(28)과 단차를 형성하지 않고 또한 그 전면에 텅스텐 실리사이드와 같은 불투명물질을 형성하는 관계로, LOCOS때와 같은 선명한 얼라인 키를 얻을수 없다.
상술한 바와 같이 STI격리 구조를 갖는 반도체기판 상에 종래 기술에 의한 얼라인 키 패턴 형성방법은 필드산화막이 활성영역과 단차를 형성하지 않으므로 얼라인 키를 형성하기가 어렵다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, STI 구조에서 포토 리소그라피(photolithography) 공정 진행이 가능하도록 단차를 형성하고, 이 단차를 이용하여 반도체 장치의 얼라인 키(align key) 패턴을 형성하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 장치의 얼라인 키(align key) 형성방법은 반도체기판 상의 셀 어레이 및 얼라인 키 패턴 형성영역 상에 필드영역을 한정하는 제1절연막 패턴을 형성하는 단계, 상기 제1절연막 패턴을 마스크로 하여 상기 필드영역에 트랜치를 형성하는 단계, 상기 반도체기판 전면에 상기 트랜치를 채우면서 제2절연막을 형성하는 단계, 상기 셀 어레이부분의 활성영역과 상기 얼라인 키 패턴 형성영역의 활성영역 및 필드영역에 형성된 상기 제2절연막을 소정의 깊이로 식각하는 단계, 상기 반도체기판 전면을 에치 백하는 단계, 상기 반도체기판 전면에 도전층을 형성하는 단계 및 상기 도전층 전면에 포토레지스트를 도포하는 단계를 포함한다.
상기 도전층은 게이트전극을 형성하는 물질로서, 다결정실리콘에 도전성 불순물을 이온주입하여 형성하거나, 또는 텅스텐 실리사이드(WSix)를 사용하여 형성한다. 또한 상기 셀 어레이부에 형성되는 트렌치폭은 상기 얼라인 키 패턴 형성부에 형성되는 것에 비해서 좁게 형성된다.
본 발명의 얼라인 키 형성방법에 의하면, STI 격리 구조에도 단차에 의한 얼라인 키를 구현할 수 있어 포토리소그라피 공정의 얼라인이 용이해진다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 보다 상세하게 설명한다.
제3a도 내지 제3f도는 본 발명에 의한 반도체 장치의 얼라인 키(align key) 패턴 형성방법을 필드영역이 좁은 셀 어레이 부분과 필드영역이 넓은 얼라인 키 패턴 형성부분으로 나누어서 단계별로 나타낸 도면들이다.
제3a도는 트랜치(34)를 형성하는 단계를 나타낸다. 구체적으로 반도체기판(30) 상에 필드영역을 한정하도록 제1절연막 패턴(32)을 형성한다. 계속해서 상기 제1절연막(32) 패턴을 식각마스크로 하여 상기 반도체기판(30) 전면을 이방성식각하여 소정의 깊이를 갖는 트랜치(34)를 필드영역에 형성한다. 물론 셀 어레이 및 얼라인 키 패턴 형성부에 형성된 트랜치(34 및 34a)는 그 폭에 있어서, 차이가 난다. 즉, 셀 어레이부에 형성되는 트랜치(34)폭이 얼라인 키 패턴형성부의 트랜치보다 좁게 형성된다. 상기 제1절연막 패턴(32)은 통상 500-2,000Å 정도의 두께를 갖는 질화막(SiN) 또는 고온 열산화막(HTO)을 사용하여 형성한다. 또한 상기 트랜치(34)의 깊이는 통상 0.2-0.5㎛ 정도로 형성한다.
제3b도는 제2절연막을 형성하는 단계를 나타낸다. 구체적으로, 상기 트랜치를 매립하면서 상기 결과물전면에 제2절연막(36)을 형성한다. 상기 제2절연막(36)은 산화막으로서 4,000-10,000Å정도의 두께로 형성한다. 이때, 셀 어레이부는 필드영역이 좁기 때문에 활성영역과 필드영역이 될 부분의 단차가 무시할 정도로 작게 형성된다. 그러나 얼라인 키 패턴 형성부분에서는 필드영역과 활성영역이 상기 셀 어레이부분에 비해 훨씬 넓게 형성되므로 상기 제2절연막(36)은 트랜치(34b)와 활성영역이 이루는 단차의 모양을 그대로 유지하면서 형성된다.
제3c도는 셀 어레이 영역의 필드영역을 한정하는 포토레지스트 패턴(38)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물전면에 포토레지스트를 도포하여 상기 셀 어레이부에서는 상기 필드영역을 한정하도록 하고, 상기 얼라인 키 패턴이 형성될 영역에서는 필드영역 및 활성영역 전부를 노출시키도록 하는 포토레지스트 패턴(38)을 형성한다.
제3d도는 제2절연막 패턴(36a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트 패턴(제3c도의 38)을 식각마스크로 하여 상기 결과물전면을 소정의 깊이까지 이방성식각한다. 이렇게 하면, 상기 셀 어레이 영역에서는 필드영역이외의 부분에서는 상기 제2절연막(제3c도의 36)이 제거된 새로운 형태의 제2절연막 패턴(36a)이 형성된다. 이때, 얼라인 키 패턴 형성부분의 트랜치는 상기 셀 어레이 영역에 형성된 트랜치보다 같은 깊이로 넓게 형성되었고 활성영역과 필드영역은 포토레지스트에 의해 보호되지 않는다. 따라서 상기 이방성식각에 의해 얼라인 키 패턴형성영역에 한정된 필드영역과 활성영역을 포함하는 전표면은 균등하게 이방성식각을 받아서 상기 트랜치(34a) 내부까지 식각된다. 상기 포토레지스트 패턴(38)은 통상 후속 CMP 공정진행시 발생하는 디싱(dishing) 현상을 억제하기 위해 사용하던 감광막 패턴의 일부를 변형하여 실시하는 것으로 공정단계가 증가하는 것은 아니다.
제3e도는 상기 제2절연막 패턴(제3d도의 36a)을 에치백하는 단계를 나타낸다. 구체적으로 설명하면, 상기 결과물에서 셀 어레이 영역에 형성된 포토레지스트 패턴(38)을 제거한다. 계속해서 상기 결과물전면을 CMP 방법으로 에치백한다. 이렇게하여 상기 셀 어레이영역에서는 트랜치(34)를 채운 표면이 평탄화된 제2절연막 패턴(36b)이 형성된다. 또한 상기 얼라인 키 패턴 형성 영역에서는 활성영역에서 상기 제2절연막 패턴(제3d도의 36a)이 제거되고 트랜치(34a)의 표면에만 새로운 제2절연막 패턴(34b)가 형성된다.
제3f도는 얼라인 키를 완성하는 단계를 나타낸다. 구체적으로, 상기 반도체기판 전면을 에치백 하여 평탄화한다. 계속해서 평탄화된 상기 반도체기판 전면에 도전층(40)을 형성한 후 다시 그 전면에 포토레지스트(42)를 도포한다. 이때, 셀 어레이 영역의 전면은 평탄하게 형성되어 단차가 형성되지 않으나, 상대적으로 넓은 트랜치(34a)가 형성된 얼라인 키 패턴 형성영역에서는 필드영역의 트랜치(34b)와 활성영역이 이루는 단차가 그대로 나타난다. 이렇게 하여 상기 얼라인 키 형성영역에 형성된 단차가 그대로 전사된 얼라인 키 패턴을 형성할 수 있다. 상기 도전층(40)은 다결정실리콘막을 형성한 후 그 전면에 도전성 불순물을 이온 주입하여 형성한다. 또는 텅스텐 실리사이드(WSix)를 사용하여 형성한다.
이상, 본 발명은 STI 구조를 갖는 반도체 장치에서도 얼라인 키 패턴 형성부의 원하는 부분에 단차를 형성할 수 있고, 따라서 포토리소그라피(photolithography)공정의 진행에 필요한 얼라인 키를 구현하는 것이 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (4)

  1. 반도체기판 상의 셀 어레이 및 얼라인 키 패턴 형성 부분에 필드영역을 한정하는 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴을 마스크로 하여 상기 필드영역에 트랜치를 형성하는 단계; 상기 반도체기판 전면에 상기 트랜치를 채우면서 제2절연막을 형성하는 단계; 상기 셀 어레이부분의 활성영역과 상기 얼라인 키 형성영역의 활성영역 및 필드영역에 형성된 상기 제2절연막을 소정의 깊이로 식각하는 단계; 상기 반도체기판 전면을 에치 백하는 단계; 상기 반도체기판 전면에 도전층을 형성하는 단계; 및 상기 도전층 전면에 포토레지스트를 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인 키(align key) 패턴 형성방법.
  2. 제1항에 있어서, 상기 제2절연막은 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 얼라인 키(align key) 패턴 형성방법.
  3. 제1항에 있어서, 상기 도전층은 도핑된 다결정실리콘 및 텅스텐실리사이드를 이용하여 형성하는 것을 특징으로 하는 반도체장치의 얼라인 키(align key) 패턴 형성방법.
  4. 제1항에 있어서, 상기 제2절연막을 소정의 깊이로 식각할 때, 상기 셀 어레이영역에서는 활성영역을, 얼라인 키 형성영역에서는 전면을 노출시키는 포토레지스트 패턴을 사용하여 식각하는 것을 특징으로 하는 반도체장치의 얼라인 키(align key) 패턴 형성방법.
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US08/561,824 US5578519A (en) 1995-06-23 1995-11-27 Method for forming align key pattern in semiconductor device
JP15957796A JP3584125B2 (ja) 1995-06-23 1996-06-20 半導体装置のアラインメントキーパターンの形成方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030044894A (ko) * 2001-11-30 2003-06-09 엔이씨 일렉트로닉스 코포레이션 눈금보정패턴 및 그 제조방법
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936311A (en) * 1996-12-31 1999-08-10 Intel Corporation Integrated circuit alignment marks distributed throughout a surface metal line
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US6171896B1 (en) * 1997-02-03 2001-01-09 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation by HDPCVD oxide
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5972793A (en) * 1997-06-09 1999-10-26 Vanguard International Semiconductor Corporation Photolithography alignment mark manufacturing process in tungsten CMP metallization
US6501188B1 (en) 1997-07-03 2002-12-31 Micron Technology, Inc. Method for improving a stepper signal in a planarized surface over alignment topography
EP0892433A1 (en) * 1997-07-15 1999-01-20 International Business Machines Corporation Method of forming an alignment mark in a semiconductor structure
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
JP4187808B2 (ja) 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US5877562A (en) * 1997-09-08 1999-03-02 Sur; Harlan Photo alignment structure
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
US5863825A (en) * 1997-09-29 1999-01-26 Lsi Logic Corporation Alignment mark contrast enhancement
US5911110A (en) * 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US6395619B2 (en) * 1997-12-05 2002-05-28 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
EP0971415B1 (en) * 1998-06-30 2001-11-14 STMicroelectronics S.r.l. Process for the fabrication of a semiconductor non-volatile memory device with Shallow Trench Isolation (STI)
US6043133A (en) * 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
US6303458B1 (en) 1998-10-05 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Alignment mark scheme for Sti process to save one mask step
US6093640A (en) * 1999-01-11 2000-07-25 Taiwan Semiconductor Manufacturing Company Overlay measurement improvement between damascene metal interconnections
US6368972B1 (en) * 1999-01-12 2002-04-09 Agere Systems Guardian Corp. Method for making an integrated circuit including alignment marks
US6194287B1 (en) 1999-04-02 2001-02-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) method with reproducible alignment registration
US6624039B1 (en) * 2000-07-13 2003-09-23 Lucent Technologies Inc. Alignment mark having a protective oxide layer for use with shallow trench isolation
JP4623819B2 (ja) * 2000-12-12 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6531265B2 (en) * 2000-12-14 2003-03-11 International Business Machines Corporation Method to planarize semiconductor surface
KR100421656B1 (ko) * 2001-12-28 2004-03-11 동부전자 주식회사 반도체 소자의 제조 방법
US20060040511A1 (en) * 2004-08-17 2006-02-23 Jason Lu [method of fabricating shallow trench isolation structure for reducing wafer scratch]
JP2007194464A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
KR100790250B1 (ko) * 2006-08-09 2008-01-02 동부일렉트로닉스 주식회사 정렬 키 어셈블리 및 이의 제조 방법
KR100800680B1 (ko) * 2006-12-11 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 형성 방법
KR100842494B1 (ko) * 2007-06-25 2008-07-01 주식회사 동부하이텍 반도체 소자의 정렬키 형성 방법
KR20140049313A (ko) * 2012-10-17 2014-04-25 에스케이하이닉스 주식회사 반도체 소자의 정렬 키 및 이의 형성 방법
FR3008543B1 (fr) 2013-07-15 2015-07-17 Soitec Silicon On Insulator Procede de localisation de dispositifs
KR20220047469A (ko) * 2020-10-08 2022-04-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2667440A1 (fr) * 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
JPH0828424B2 (ja) * 1990-11-06 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030044894A (ko) * 2001-11-30 2003-06-09 엔이씨 일렉트로닉스 코포레이션 눈금보정패턴 및 그 제조방법
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US7541255B2 (en) 2006-02-21 2009-06-02 Hynix Semiconductor Inc. Method for manufacturing semiconductor device

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