JP3584125B2 - 半導体装置のアラインメントキーパターンの形成方法 - Google Patents

半導体装置のアラインメントキーパターンの形成方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置のアラインメントキーパターンの形成方法に係り、特に半導体基板上の相対的に広いアラインメントキーパターンの形成領域にアラインメントキーパターンを形成する方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の高集積化に伴い、素子の大きさも段々小型化している。このような情勢によりセルアレー領域の素子間の電気的絶縁のための素子隔離構造もまた小型化しているが、広く用いられているシリコンの局所的な酸化（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ 以下、ＬＯＣＯＳ と言う）を用いた素子隔離構造は今限界に至り現在以上の半導体素子の集積化に対応することが不可能になっている。したがって、このようなＬＯＣＯＳ 方法による素子分離限界を克服し、高集積化の情勢に適切な素子隔離構造を具現するための新しい方法が要求されており、その幾つかの方法のうち一つが浅いトレンチ隔離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏａｔｉｏｎ 以下、ＳＴＩ と言う）構造を用いる方法である。
【０００３】
前記ＳＴＩ 構造を簡単に説明すると次のようである。まず、半導体基板上にトレンチを形成する。その次に、ここに絶縁物質、例えば酸化膜を、トレンチを埋込むのに十分なくらいの厚さで形成する。次いで、化学機械的ポリシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以下、ＣＭＰ と言う）方法にて前記酸化膜を隣接した活性領域の表面が現れるまでにエッチバックする。この結果、前記トレンチが形成された半導体基板の全面は平坦化される。このようなＳＴＩ 方法はバーズビークが形成されず、素子隔離の微細化においてＬＯＣＯＳ 構造より一層有利な点はあるが、ＣＭＰ 工程のうちに後続写真蝕刻工程で必要とするアラインメントキーパターンが取り除かれる。したがって、ＳＴＩ 構造には半導体基板の表面に段差が形成されないという問題点がある。通常の整列はステッパのアラインメント部にあるレーザーが半導体基板に形成されているアラインメントキーパターンに照射され反射される時、アラインメントキーの規則的なパターンにより形成された干渉模様の明暗が検出部から検出される。これに基づき、前記半導体基板と写真蝕刻装備との間の相対的な方向と位置が前記検出された半導体基板の方向と位置に一致するように調整される。この結果、適切な整列が行われる。
【０００４】
どころが、ＳＴＩ の場合にはＬＯＣＯＳ 工程とは異なり素子分離酸化膜がＣＭＰ 方法などにより形成されるので、素子分離酸化膜の形成の後に活性領域とフィールド領域との間に段差の無い平たい半導体基板が得られる。
このような平坦化された全面にゲート電極を形成する物質として用いられるタングステンシリサイドのような不透明な膜が形成されると反射による干渉模様は形成されない。したがって、写真蝕刻装備の整列は事実上難しくなる。
【０００５】
このような従来の技術によるＬＯＣＯＳ 及びＳＴＩ 構造のアラインメントキーパターン形成方法を添付した図面と共に詳細に説明する。
図１Ａ及び図１Ｂは従来の技術によるＬＯＣＯＳ 及び浅いトレンチ隔離（ＳＴＩ） 構造のアラインメントキーパターンの平面図である。
図１ＡはＬＯＣＯＳ 構造のアラインメントキーの平面図である。ここで参照番号１２と１０は各々活性領域とフィールド領域である。そして、図２Ａは図１に示されたＬＯＣＯＳ 型隔離構造の断面構造図である。
【０００６】
図２を参照すると、半導体基板１８上には素子分離酸化膜２０と活性領域間の段差が形成される。この段差は前記半導体基板１８の全面に形成された不透明膜２２（例えば、タングステンシリサイド）及び感光膜２４に転写される。したがって、素子分離酸化膜がＬＯＣＯＳ 構造である場合には半導体基板上に活性領域と素子分離酸化膜の段差によるアラインメントキーパターンが鮮明に形成される。
【０００７】
図１ＢはＳＴＩ 構造のアラインメントキーの平面図を示したものであり、ここで１４は活性領域を表し、１６はフィールド領域を表す。
図２Ｂは図１Ｂに示されたＳＴＩ 構造の断面図である。図２Ｂに示されたように素子分離酸化膜がＳＴＩ 構造である場合には、フィールド領域と活性領域との間に段差が形成されない。かつ、前記ＳＴＩ 構造を有する半導体基板の全面にタングステンシリサイドのような不透明物質が形成されるので下部層の段差は感知されない。したがって、写真蝕刻工程で必要とする鮮明なアラインメントキーの形成が不可能である。
【０００８】
図２Ａ及び図２Ｂは従来の技術によるＬＯＣＯＳ 及び浅いトレンチ型隔離（ＳＴＩ ）構造の垂直断面図である。
図２ＡはＬＯＣＯＳ 構造の垂直断面図であり、半導体基板１８上にフィールド酸化膜２０が形成されており、フィールド酸化膜の形成された半導体基板の全面にタングステンシリサイド２２が形成されている。かつ、前記タングステンシリサイド２２の全面にはフォトレジスト２４が塗布されている。ＬＯＣＯＳ 構造はフィールド酸化膜２０による段差により前述したアラインメントキーが鮮明に形成される。どころが、ＬＯＣＯＳ 構造のフィールド酸化膜にはバーズビークが形成される。このようなバーズビークは活性領域を減少させる。
【０００９】
図２ＢはＳＴＩ 構造を有するアラインメントキーの垂直断面図である。具体的には、半導体基板２５上にトレンチ２６を形成した後、このトレンチ２６を埋込みながら前記半導体基板２５の全面にフィールド酸化膜２７を形成する。次いで、前記結果物の全面を前記活性領域２８の界面が現れるまでにエッチバックする。この結果、前記結果物の全面は平坦になる。続いて、タングステンシリサイド２９を前記平坦化された結果物の全面に形成する。タングステンシリサイド２９の全面にはフォトレジスト３０を塗布する。前記ＳＴＩ 構造のフィールド酸化膜２７は活性領域２８と段差を形成せず、またその全面にタングステンシリサイドのような不透明物質を形成するので、ＬＯＣＯＳ 構造のような鮮明なアラインメントキーパターンを得ることは不可能である。
【００１０】
前述したように、従来の技術によるＳＴＩ 構造を有する半導体基板上のアラインメントキーパターン形成方法は、フィールド酸化膜が活性領域との段差を形成しないのでアラインメントキーを形成することが難しい。
【００１１】
【発明が解決しようとする課題】
本発明は前述した問題点を解決するために案出されたものであり、ＳＴＩ 構造でもアラインメントキーパターン形成領域で段差を有するＳＴＩ 構造を形成することにより、半導体装置のアラインメントキーパターンを形成する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、本発明の半導体装置のアラインメントキーパターンの形成方法は、半導体基板上のセルアレー及びアラインメントキーパターン形成領域のフィールド領域を限定する第１絶縁膜パターンを形成する段階と、前記第１絶縁膜パターンをマスクとして前記フィールド領域にトレンチを形成する段階と、前記半導体基板の全面に前記トレンチを埋込みながら満たしながら第２絶縁膜を形成する段階と、前記セルアレー領域の活性領域と前記アラインメントキーパターン形成領域の全面に形成された前記第２絶縁膜を所定の深さで蝕刻する段階と、前記半導体基板の全面をエッチバックする段階と、前記半導体基板の全面に導電層を形成する段階と、前記導電層の全面にフォトレジストを塗布する段階とを含むことを特徴とする。
【００１３】
前記導電層はゲート電極であって、多結晶シリコンに導電性不純物をイオン注入して形成したり、またはタングステンシリサイドを用いて形成する。かつ、前記アラインメントキーパターン形成領域に形成するトレンチの幅は前記セルアレー領域に形成することより更に広く形成される。
本発明によればＳＴＩ 構造でもアラインメントキーを形成し得るので、フォトリソグラフィの工程時半導体基板と工程装備との整列が容易になる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。
図３、４および５は本発明による半導体装置のアラインメントキーパターンの形成方法を段階別に表した図面である。
図３Ａはトレンチ３４を形成する段階を表す。具体的に半導体基板３１上にフィールド領域を限定するように第１絶縁膜パターン３２を形成する。続いて、前記第１絶縁膜パターン３２を蝕刻マスクとして前記半導体基板３１の全面を異方性蝕刻し所定の深さを有するトレンチ３４をフィールド領域に形成する。一般的にセルアレー領域とアラインメントキーパターン形成領域に形成されるトレンチ３４，３４ａの幅は相異なる。即ち、セルアレー領域に形成されるトレンチ３４の幅はアラインメントキーパターン形成領域のトレンチ３４ａ の幅より狭い。前記第１絶縁膜パターン３２は通常５００ 〜２，０００ＯÅ程度の厚さを有する窒化膜（ＳｉＮ ）または高温熱酸化膜（ＨＴＯ ）を用いて形成する。かつ、前記トレンチ３４は通常０．２ 〜０．５ μｍ の深さで形成される。
【００１５】
図３Ｂは第２絶縁膜を形成する段階を表す。具体的に前記トレンチを埋込みながら前記結果物の全面に第２絶縁膜３６を形成する。前記第２絶縁膜３６は酸化膜より形成するが、その厚さは４，０００ 〜１０，０００Åである。この際、セルアレー領域に形成されたトレンチ幅は周辺回路領域に形成されたトレンチ幅に比べ遥かに狭い。したがって、セルアレー領域での活性領域とフィールド領域との段差は無視しても良いくらいに小さく形成される。どころが、アラインメントキーパターン領域では前記領域に形成されたものより遥かに広い幅のトレンチが形成される。したがって、前記第２絶縁膜３６はアラインメントキーパターン形成領域のフィールド領域と活性領域とがなす段差状をそのまま保ちながら形成される。
【００１６】
図４Ｃはセルアレー領域のフィールド領域を限定するフォトレジストパターン３８を形成する段階を表す。具体的に説明すると、前記結果物の全面にフォトレジスト膜を塗布した後にパタニングする。この結果、前記セルアレー領域では前記フィールド領域を限定し、アラインメントキーパターン形成領域では図４Ｃの左側に示したようにフィールド領域及び活性領域の全面を露出させるフォトレジストパターン３８が形成される。
【００１７】
図４Ｄは第２絶縁膜パターン３６ａ を形成する段階を表す。具体的に前記フォトレジストパターン（図４Ｃの３８）を蝕刻マスクとして前記結果物の全面を所定の深さまで異方性蝕刻する。こうすると、前記セルアレー領域では前記第２絶縁膜（図４Ｃの３６）の活性領域に当たる部分の取り除かれた第２絶縁膜パターン３６ａ が形成される。前記アラインメントキーパターン形成領域のトレンチは前記セルアレー領域に形成されたトレンチと同様な深さで広く形成され、前記異方性蝕刻課程でアラインメントキーパターン形成領域は保護されない。結局、前記異方性蝕刻によりアラインメントキーパターン形成領域では図４Ｄに示されたように前記トレンチ３４ａ の底まで蝕刻される。前記フォトレジストパターン３８は通常後続ＣＭＰ 工程の進行時に発生するディッシング（ｄｉｓｈｉｎｇ） 現象を抑制するために用いる感光膜パターンの一部を変形して形成される。したがって、工程が追加されることは無い。
【００１８】
図５Ｅは前記第２絶縁膜パターン（図４Ｄの３６ａ ）をエッチバックする段階である。具体的に説明すると、前記結果物でセルアレー領域に形成されたフォトレジストパターン３８を取り除く。続いて、前記結果物の全面をＣＭＰ にて平坦化する。前記ＣＭＰ により前記セルアレー領域ではトレンチ３４を埋込んだ表面が平坦化され第２絶縁膜パターン３６ｂ が形成される。かつ、前記アラインメントキーパターン形成領域ではＣＭＰ により活性領域で前記第２絶縁膜パターン（図４Ｄの３６ａ ）が取り除かれ、トレンチ３４ａ の表面のみに新しい第２絶縁膜パターン３６ｂ が形成される。
【００１９】
図５Ｆはアラインメントキーパターンを完成する段階を表す。具体的には、前記第１絶縁層パターン（図５Ｅの３２）を取り除いた後、続けて平坦化された前記半導体基板の全面に導電層４０を形成した後、再びその全面にフォトレジスト４２を塗布する。この際、セルアレー領域の表面は平坦化されて段差が形成されない。どころが、相対的にトレンチ３４ａ の幅が広いアラインメントキーパターン形成領域ではフィールド領域のトレンチ３６ｂ と活性領域とがなす段差がそのまま現れる。こうして前記アラインメントキーパターン形成領域に形成された段差を用いアラインメントキーパターンを形成することができる。前記導電層４０は半導体基板の全面にドービングされたポリシリコン層より形成するかタングステンシリサイド層より形成する。
【００２０】
【発明の効果】
本発明によると、ＳＴＩ 構造を有する半導体装置でもアラインメントキーパターンを形成しようとする部分に段差が形成され得て、これを用い写真蝕刻工程に要るアラインメントキーパターンを得ることが可能である。
本発明は前記実施例に限られず、本発明の技術的な思想内で当分野において通常の知識を持つ者により多くの変形や改良が可能である。
【図面の簡単な説明】
【図１】Ａ〜Ｂは従来の技術によるＬＯＣＯＳ 及び浅いトレンチ隔離（ＳＴＩ ）構造のアラインメントキーパターンの平面図である。
【図２】Ａ〜Ｂは従来の技術によるＬＯＣＯＳ 及び浅いトレンチ隔離（ＳＴＩ ）構造のアラインメントキーパターンの垂直断面図である。
【図３】Ａ〜Ｂは本発明による半導体装置のアラインメントキーパターンの形成方法をセルアレー部とアラインメントキーパターン形成領域とに分けて段階別に表した図面である。
【図４】Ｃ〜Ｄは本発明による半導体装置のアラインメントキーパターンの形成方法をセルアレー部とアラインメントキーパターン形成領域とに分けて段階別に表した次の段階の図面である。
【図５】Ｅ〜Ｆは本発明による半導体装置のアラインメントキーパターンの形成方法をセルアレー部とアラインメントキーパターン形成領域とに分けて段階別に表したさらにその次の段階の図面である。
【符号の説明】
３１ 半導体基盤
３２ 第一絶縁膜パターン
３４ トレンチ
３６ 第二絶縁膜
３８ フォトレジストパターン
４０ 導電層

Claims (3)

  1. 半導体基板上のセルアレー及びアラインメントキーパターンの形成領域のフィールド領域を限定する第１絶縁膜パターンを形成する段階と、
    前記第１絶縁膜パターンをマスクとして前記フィールド領域にトレンチを形成する段階と、
    前記半導体基板の全面に前記トレンチを埋込みながら第２絶縁膜を形成する段階と、
    前記セルアレー領域の活性領域と前記アラインメントキーパターン形成領域の全面に形成された前記第２絶縁膜を所定の深さで蝕刻する段階と、
    前記半導体基板の全面をエッチバックする段階と、
    前記半導体基板の全面に導電層を形成する段階と、
    前記導電層の全面にフォトレジストを塗布する段階とを含み、
    前記第２絶縁膜を所定の深さで蝕刻する時、前記セルアレー領域では活性領域を、アラインメントキーパターン形成領域では全面を露出させるフォトレジストパターンを用いて蝕刻することを特徴とする半導体装置のアラインメントキーパターンの形成方法。
  2. 前記第２絶縁膜は酸化膜を用いて形成することを特徴とする請求項１に記載の半導体装置のアラインメントキーパターンの形成方法。
  3. 前記導電層はドーピングされた多結晶シリコン及びタングステンシリサイドのうち選択されたいずれか一つを用いて形成することを特徴とする請求項１に記載の半導体装置のアラインメントキーパターンの形成方法。
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