KR970003796A - 반도체 장치의 얼라인 키(align key) 패턴 형성방법 - Google Patents

반도체 장치의 얼라인 키(align key) 패턴 형성방법 Download PDF

Info

Publication number
KR970003796A
KR970003796A KR1019950017158A KR19950017158A KR970003796A KR 970003796 A KR970003796 A KR 970003796A KR 1019950017158 A KR1019950017158 A KR 1019950017158A KR 19950017158 A KR19950017158 A KR 19950017158A KR 970003796 A KR970003796 A KR 970003796A
Authority
KR
South Korea
Prior art keywords
forming
alignment key
entire surface
region
semiconductor substrate
Prior art date
Application number
KR1019950017158A
Other languages
English (en)
Other versions
KR0155835B1 (ko
Inventor
조윤희
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950017158A priority Critical patent/KR0155835B1/ko
Priority to US08/561,824 priority patent/US5578519A/en
Priority to JP15957796A priority patent/JP3584125B2/ja
Publication of KR970003796A publication Critical patent/KR970003796A/ko
Application granted granted Critical
Publication of KR0155835B1 publication Critical patent/KR0155835B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 장치의 얼라인 키(align key) 패턴 형성방법에 관한 것으로서, 특히 단차를 형성시켜 사진식각공정의정렬을 도와주는 얼라인 반도체 장치의 얼라인 키(align key) 패턴 형성방법에 관한 것이다. 본 발명의 얼라인 키 패턴형성방법은 반도체기판 상의 셀 어레이 및 얼라인 키 패턴 형성 부분에 필드영역을 한정하는 제1절연막 패턴을 형성하는단계, 상기 제1절연막 패턴을 마스크로 하여 상기 필드영역에 트랜치를 형성하는 단계, 상기 반도체기판 전면에 상기 트랜치를 채우면서 제2절연막을 형성하는 단계, 상기 셀 어레이부분의 활성영역과 상기 얼라인 키 형성영역의 활성영역 및필드영역에 형성된 상기 제2절연막을 소정의 깊이로 식각하는 단계, 상기 반도체기판 전면을 에치 백하는 단계, 상기 반도체기판 전면에 도전층을 형성하는 단계, 및 상기 도전층 전면에 포토레지스트를 도포하는 단계를 포함한다.
본 발명에 의하면 STI구조를 갖는 반도체장치에서도 얼라인 키 패턴 형성부의 원하는 부분에 단차를 형성할 수 있고, 따라서 포토리소그라피(photolithography)공정의 진행에 필요한 얼라인 키를 구현한다.

Description

반도체 장치의 얼라인 키(align key) 패턴 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 및 제1B도는 종래 기술에 의한 로코스(LOCOS) 및 얕은 트랜치격리(STI) 구조의 얼라인 키 패턴의 평면도이다. 제2A도 및 제2B도는 종래 기술에 의한 로코스(LOSOS) 및 얕은 트랜치분리(STI) 구조의 얼라인 키의 수직 단면도이다. 제3A도 내지 제3F도는 본 발명에 의한 반도체 장치의 얼라인 키(align key) 패턴 형성방법을 셀 어레이부와 얼라인 키 패턴 형성부분으로 나누어서 단계별로 나타낸 도면들이다.

Claims (4)

  1. 반도체기판 상의 셀 어레이 및 얼라인 키 패턴 형성 부분에 필드영역을 한정하는 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴을 마스크로 하여 상기 필드영역에 트랜치를 형성하는 단계; 상기 반도체기판 전면에 상기트랜치를 채우면서 제2절연막을 형성하는 단계; 상기 셀 어레이부분의 활성영역과 상기 얼라인 키 형성영역의 활성영역및 필드영역에 형성된 상기 제2절연막을 소정의 깊이로 식각하는 단계; 상기 반도체기판 전면을 에치 백하는 단계; 상기반도체기판 전면에 도전층을 형성하는 단계; 및 상기 도전층 전면에 포토레지스트를 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인 키(align key) 패턴 형성방법.
  2. 제1항에 있어서, 상기 제2절연막은 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 얼라인키(align key) 패턴 형성방법.
  3. 제1항에 있어서, 상기 도전층은 도핑된 다결정실리콘 및 텅스텐실리사이드를 이용하여 형성하는 것을 특징으로 하는 반도체장치의 얼라인 키(align key) 패턴 형성방법.
  4. 제1항에 있어서, 상기 제2절연막을 소정의 깊이로 식각할 때, 상기 셀 어레이영역에서는 활성영역을, 얼라인 키 형성영역에서는 전면을 노출시키는 포토레지스트 패턴을 사용하여 식각하는 것을 특징으로 하는 반도체장치의 얼라인 키(align key) 패턴 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950017158A 1995-06-23 1995-06-23 반도체 장치의 얼라인 키 패턴 형성방법 KR0155835B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950017158A KR0155835B1 (ko) 1995-06-23 1995-06-23 반도체 장치의 얼라인 키 패턴 형성방법
US08/561,824 US5578519A (en) 1995-06-23 1995-11-27 Method for forming align key pattern in semiconductor device
JP15957796A JP3584125B2 (ja) 1995-06-23 1996-06-20 半導体装置のアラインメントキーパターンの形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950017158A KR0155835B1 (ko) 1995-06-23 1995-06-23 반도체 장치의 얼라인 키 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR970003796A true KR970003796A (ko) 1997-01-29
KR0155835B1 KR0155835B1 (ko) 1998-12-01

Family

ID=19418065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950017158A KR0155835B1 (ko) 1995-06-23 1995-06-23 반도체 장치의 얼라인 키 패턴 형성방법

Country Status (3)

Country Link
US (1) US5578519A (ko)
JP (1) JP3584125B2 (ko)
KR (1) KR0155835B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421656B1 (ko) * 2001-12-28 2004-03-11 동부전자 주식회사 반도체 소자의 제조 방법
KR100790250B1 (ko) * 2006-08-09 2008-01-02 동부일렉트로닉스 주식회사 정렬 키 어셈블리 및 이의 제조 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936311A (en) * 1996-12-31 1999-08-10 Intel Corporation Integrated circuit alignment marks distributed throughout a surface metal line
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US6171896B1 (en) * 1997-02-03 2001-01-09 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation by HDPCVD oxide
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5972793A (en) * 1997-06-09 1999-10-26 Vanguard International Semiconductor Corporation Photolithography alignment mark manufacturing process in tungsten CMP metallization
US6501188B1 (en) 1997-07-03 2002-12-31 Micron Technology, Inc. Method for improving a stepper signal in a planarized surface over alignment topography
EP0892433A1 (en) * 1997-07-15 1999-01-20 International Business Machines Corporation Method of forming an alignment mark in a semiconductor structure
US5930644A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation using oxide slope etching
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5877562A (en) * 1997-09-08 1999-03-02 Sur; Harlan Photo alignment structure
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
US5863825A (en) * 1997-09-29 1999-01-26 Lsi Logic Corporation Alignment mark contrast enhancement
US5911110A (en) * 1997-10-28 1999-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shallow trench isolation with dummy pattern in reverse tone mask
US6395619B2 (en) * 1997-12-05 2002-05-28 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
DE69802509T2 (de) * 1998-06-30 2002-07-18 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicheranordnung mit Grabenisolation
US6043133A (en) * 1998-07-24 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of photo alignment for shallow trench isolation chemical-mechanical polishing
US6303458B1 (en) 1998-10-05 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Alignment mark scheme for Sti process to save one mask step
US6093640A (en) * 1999-01-11 2000-07-25 Taiwan Semiconductor Manufacturing Company Overlay measurement improvement between damascene metal interconnections
US6368972B1 (en) * 1999-01-12 2002-04-09 Agere Systems Guardian Corp. Method for making an integrated circuit including alignment marks
US6194287B1 (en) 1999-04-02 2001-02-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) method with reproducible alignment registration
US6624039B1 (en) * 2000-07-13 2003-09-23 Lucent Technologies Inc. Alignment mark having a protective oxide layer for use with shallow trench isolation
JP4623819B2 (ja) * 2000-12-12 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6531265B2 (en) * 2000-12-14 2003-03-11 International Business Machines Corporation Method to planarize semiconductor surface
JP2003168687A (ja) * 2001-11-30 2003-06-13 Nec Electronics Corp 目合わせパターンおよびその製造方法
US20060040511A1 (en) * 2004-08-17 2006-02-23 Jason Lu [method of fabricating shallow trench isolation structure for reducing wafer scratch]
JP2007194464A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100800680B1 (ko) * 2006-12-11 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 형성 방법
KR100842494B1 (ko) * 2007-06-25 2008-07-01 주식회사 동부하이텍 반도체 소자의 정렬키 형성 방법
KR20140049313A (ko) * 2012-10-17 2014-04-25 에스케이하이닉스 주식회사 반도체 소자의 정렬 키 및 이의 형성 방법
FR3008543B1 (fr) * 2013-07-15 2015-07-17 Soitec Silicon On Insulator Procede de localisation de dispositifs
KR20220047469A (ko) * 2020-10-08 2022-04-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2667440A1 (fr) * 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
JPH0828424B2 (ja) * 1990-11-06 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421656B1 (ko) * 2001-12-28 2004-03-11 동부전자 주식회사 반도체 소자의 제조 방법
KR100790250B1 (ko) * 2006-08-09 2008-01-02 동부일렉트로닉스 주식회사 정렬 키 어셈블리 및 이의 제조 방법

Also Published As

Publication number Publication date
JP3584125B2 (ja) 2004-11-04
KR0155835B1 (ko) 1998-12-01
JPH0917708A (ja) 1997-01-17
US5578519A (en) 1996-11-26

Similar Documents

Publication Publication Date Title
KR970003796A (ko) 반도체 장치의 얼라인 키(align key) 패턴 형성방법
KR970053912A (ko) 반도체 소자의 제조방법
KR970053384A (ko) 반도체장치의 소자분리 영역 형성방법
KR19990002942A (ko) 에스오 아이(soi) 소자의 제조방법
KR20060076498A (ko) 반도체 소자의 소자 분리막 형성 방법
KR960015848A (ko) 반도체소자의 소자분리절연막 형성방법
KR970072295A (ko) 반도체 소자의 격리막 형성방법
KR960039272A (ko) 반도체 소자의 소자분리 산화막 형성방법
KR19980040647A (ko) 반도체 장치의 소자분리방법
KR970054008A (ko) 반도체 장치의 커패시터 제조방법
KR0172545B1 (ko) 반도체 소자의 소자분리막 제조방법
KR960043103A (ko) 반도체소자의 소자분리절연막 형성방법
KR970053427A (ko) 트렌치 소자분리 영역을 갖는 반도체장치의 마스크 정렬키 형성방법
KR970053482A (ko) 반도체 소자의 필드 산화막 형성방법
KR970048928A (ko) 반도체장치의 미세패턴 형성방법
KR970003777A (ko) 반도체소자의 소자분리절연막 형성방법
KR970003825A (ko) 반도체 소자의 소자간 분리막 제조 방법
KR970030902A (ko) 트랜지스터 제조방법
KR970030800A (ko) 반도체 소자의 비트라인 형성방법
KR970053466A (ko) 반도체 소자의 소자분리막 제조 방법
KR970013348A (ko) 반도체장치의 커패시터 제조방법
KR940004836A (ko) 반도체소자의 콘택홀 형성방법
KR970053372A (ko) 반도체소자의 소자분리막 제조방법
KR970004055A (ko) 각도 규정된 트렌치
KR940012576A (ko) 트렌치 아이솔레이션 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee