KR970053384A - 반도체장치의 소자분리 영역 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 소자분리 영역 형성방법에 관한 것으로, 반도체기판의 소정영역을 노출시키면서 차례로 적층된 패드산화막 패턴 및 폴리실리콘 패턴을 형성하는 단계; 상기 패드산화막 패턴 및 상기 폴리실리콘 패턴 측벽에 실리콘질화막으로 이루어진 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판 및 상기 폴리실리콘 패턴 표면에 각각 제1 필드산화막 및 제2 필드산화막을 형성하는 단계; 상기 스페이서를 제거함으로써 그 아래의 반도체기판을 노출시키는 단계; 상기 제1 필드산화막 및 상기 제2 필드산화막을 식각 마스크로하여 상기 노출된 반도체기판을 정해진 깊이만큼 식각함으로써 트렌치 영역을 형성하는 단계; 상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계; 상기 폴리실리콘 패턴이 노출되도록 상기 절연막 및 상기 제2 필드산화막을 연속적으로 에치백하는 단계; 및 상기 노출된 폴리실리콘 패턴 및 그 아래의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다.
본 발명에 의하면, 1회의 사진공정으로 제1 필드산화막 및 그 양 옆에 인접하는 트렌치 영역을 채우는 절연막으로 구성되는 소자분리 영역을 형성할 수 있어 소자분리 공정을 단순화시킬 수 있다.

Description

반도체장치의 소자분리 영역 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도 내지 제10도는 본 발명에 의한 반도체장치의 소자분리 영역 형성 방법을 설명하기 위한 단면도들이다.

Claims (3)

  1. 반도체기판 전면에 패드산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 상에 상기 폴리실리콘막의 소정영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하여 상기 노출된 폴리실리콘막 및 그 아래의 패드산화막을 연속적으로 식각함으로써 반도체기판의 소정영역을 노출시킴과 동시에 패드산화막 패턴 및 폴리실리콘 패턴을 형성하는 단계; 상기 패드산화막 패턴 및 상기 폴리실리콘 패턴 측벽에 실리콘질화막으로 이루어진 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판 및 상기 폴리실리콘 패턴 표면에 각각 제1 필드산화막 및 제2 필드산화막을 형성하는 단계; 상기 스페이서를 제거함으로써 그 아래의 반도체기판을 노출시키는 단계; 상기 제1 필드산화막 및 상기 제2 필드산화막을 식각 마스크로하여 상기 노출된 반도체기판을 정해진 깊이만큼 식각함으로써 트렌치 영역을 형성하는 단계; 상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계; 상기 폴리실리콘 패턴이 노출되도록 상기 절연막 및 상기 제2 필드산화막을 연속적으로 에치백하는 단계; 및 상기 노출된 폴리실리콘 패턴 및 그 아래의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
  2. 제1항에 있어서, 상기 절연막은 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
  3. 제1항에 있어서, 상기 에치백 공정은 CMP(chemical mechanical polishing) 공정을 이용하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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