KR0168196B1 - 반도체장치의 소자분리 영역 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 소자분리 영역 형성방법에 관한 것으로, 반도체기판의 소정영역을 노출시키면서 차례로 적층된 패드산화막 패턴 및 폴리실리콘 패턴을 형성하는 단계; 상기 패드산화막 패턴 및 상기 폴리실리콘 패턴 측벽에 실리콘질화막으로 이루어진 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판 및 상기 폴리실리콘 패턴 표면에 각각 제1 필드산화막 및 제2 필드산화막을 형성하는 단계; 상기 스페이서를 제거함으로써 그 아래의 반도체기판을 노출시키는 단계; 상기 제1 필드산화막 및 상기 제2 필드산화막을 식각 마스크로하여 상기 노출된 반도체기판을 정해진 깊이만큼 식각함으로써 트렌치 영역을 형성하는 단계; 상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계; 상기 폴리실리콘 패턴이 노출되도록 상기 절연막 및 상기 제2 필드산화막을 연속적으로 에치백하는 단계; 및 상기 노출된 폴리실리콘 패턴 및 그 아래의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다.
본 발명에 의하면, 1회의 사진공정으로 제1 필드산화막 및 그 양 옆에 인접하는 트렌치 영역을 채우는 절연막으로 구성되는 소자분리 영역을 형성할 수 있어 소자분리 공정을 단순화시킬 수 있다.

Description

반도체장치의 소자분리 영역 형성방법
제1도 내지 제6도는 종래기술에 의한 반도체장치의 소자분리 영역 형성방법을 설명하기 위한 단면도들이다.
제7도 내지 제10도는 본 발명에 의한 반도체장치의 소자분리 영역 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체장치의 소자분리 영역 형성방법에 관한 것으로, 특히 트렌치 공정과 실리콘 부분산화(local oxidation of silicon: 이하 'LOCOS'라 한다) 공정을 조합하는 소자분리 영역 형성방법에 관한 것이다.
최근 반도체장치의 집적도가 크게 증가함에 따라 트랜지스터의 크기가 매우 작아지고 있다. 이와 아울러서 트랜지스터들을 서로 격리시키기 위한 소자분리 영역의 면적을 감소시키는 기술 또한 매우 중요해져 여러가지의 소자분리 기술이 발표되고 있다.
초기의 반도체장치와 소자분리 영역은 주로 실리콘기판의 부분산화법(local oxidation of silicon; 이하 LOCOS라 한다)을 사용하여 형성하였다. 여기서, LOCOS에 의한 소자분리방법은 소자가 형성될 활성영역들 사이에 열산화공정에 의해 두꺼운 필드산화층을 국부적으로 성장시키는 방법이다. 그러나, 이러한 LOCOS 방법에 의한 소자분리 영역은 그 가장자리에 버즈비크(bird's beak)가 형성되므로 서로 이웃한 소자분리 영역 사이에 좁은 활성영역 , 예컨대 0.5㎛ 이하의 폭을 갖는 활성영역을 한정할 경우에는 적합하지 않은 문제점이 있다.
또한 상기 LOCOS 방법에 의하면, 소자분리 영역의 폭이 넓은 부분과 좁은 부분에 각각 서로 다른 두께를 갖는 필드산화층이 형성되어 필드산화층의 두께 설정시 매우 어려운 문제점이 있다. 따라서, 최근에는 상기 LOCOS 방법의 문제점을 개선하기 위하여 실리콘기판의 소정부분을 식각한 후, 상기 식각된 부분에 절연층을 매립하여 소자분리 영역을 형성하는 트렌치 소자분리 방법이 제안되었다. 그러나, 이러한 트렌치 소자분리 방법은 소자분리 영역의 폭이 넓은 부분에 절연막이 매우 얇게 형성되는 디슁(dishing) 현상이 발생하여 소자분리 특성을 저하시키는 문제점을 갖는다.
따라서, 최근에는 소자분리 영역의 폭을 좁게 형성하여야 할 부분과 소자분리 영역의 폭을 넓게 형성하여야 할 부분에 각각 트렌치 영역을 채우는 절연막 패턴과 LOCOS 공정에 의한 필드산화막을 형성시키는 조합형 소자분리 영역의 형성방법이 제안되고 있다.
제1도 내지 제6도는 종래의 조합형 소자분리 영역의 형성방법을 설명하기 위한 단면도들이다. 여기서 소개되는 각 도면의 a 부분은 소자분리 영역의 폭이 좁게 형성되는 부분, 예컨대 반도체 기억장치의 셀 어레이 영역을 나타내고, 각 도면의 b부분은 소자분리 영역의 폭이 넓게 형성되는 부분, 예컨대 반도체 기억장치의 주변회로 영역을 나타낸다.
제1도는 제1 실리콘질화막 패턴(5)을 형성하는 단계를 도시한 것이다. 먼저, 반도체기판(1) 상에 패드산화막(3) 및 제1 실리콘질화막을 차례로 형성한다. 다음에, 상기 제1 실리콘질화막을 통상의 사진/식각공정으로 패터닝하여 상기 패드산화막(3)의 소정영역을 노출시키는 제1 실리콘질화막 패턴(5)을 형성한다.
제2도는 제2 실리콘질화막(7) 및 포토레지스트 패턴(9)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 제1 실리콘질화막 패턴(5)이 형성된 반도체기판 전면에 제2 실리콘질화막(7)을 형성한다. 여기서, 상기 제2 실리콘질화막(7)은 200Å 정도의 두께로 형성한다. 다음에, 상기 제2 실리콘질화막(7)이 형성된 반도체기판 전면에 포토레지스트를 도포한 후, 이를 사진공정으로 패터닝하여 상기 주변회로 영역(b) 부분의 제2 실리콘질화막(7)을 노출시키는 포토레지스트 패턴(9)을 형성한다.
제3도는 제2 실리콘질화막 패턴(7a), 제1 스페이서(7b), 및 필드산화막(11)을 형성하는 단계를 도시한 것이다. 좀 더 상세히, 상기 포토레지스트 패턴(9)을 식각 마스크로하여 상기 노출된 제2 실리콘질화막(7)을 이방성 식각함으로써, 주변회로 영역(b)에 형성된 제1 실리콘질화막 패턴(5) 측벽에 제2 실리콘질화막(7)으로 이루어진 제1 스페이서(7b)를 형성함과 동시에 상기 셀 어레이 영역(a)만을 덮는 제2 실리콘질화막 패턴(7a)을 형성한다. 이때, 상기 제2 실리콘질화막(7)이 이방성 식각된 부분의 패드산화막(3)은 노출된다. 이어서, 상기 포토레지스트 패턴(9)을 제거한 후, 그 결과물을 열산화시키어 상기 노출된 패드산화막(3) 부분에 두꺼운 필드산화막(11)을 형성한다. 이때, 상기 필드산화막(11) 양 옆에는 패드산화막 패턴(3A)가 형성된다.
제4도는 셀 어레이 영역(a)에 형성된 제1 실리콘질화막 패턴(5)사이의 패드산화막 패턴(3a)을 노출시키는 단계를 도시한 것이다.
상세히, 상기 필드산화막(11)이 형성된 결과물의 제2 실리콘질화막 패턴(7a)을 이방성 식각하여 셀 어레이 영역(a)에 형성된 제1 실리콘질화막 패턴(5) 사이의 패드산화막 패턴(3a)를 노출시킨다. 이때, 셀 어레이 영역(a)의 제1 실리콘질화막 패턴(5) 측벽에 제2 실리콘질화막 패턴(7a)으로 이루어진 제2 스페이서(7c)가 형성되고, 상기 제1 스페이서(7b)는 거의 식각되지 않는다.
제5도는 반도체기판(1) 표면에 일정깊이를 갖는 트렌치 영역을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 셀 어레이 영역(a) 부분에 노출된 패드산화막 패턴(3a)을 이방성 식각하여 그 아래의 반도체기판(1)을 노출시킴과 동시에 셀 어레이 영역(a)의 제1 실리콘질화막 패턴(5) 및 제2 스페이서(7c) 아래에 패드산화막 패턴(3b)를 형성한다. 이때, 상기 필드산화막(11)도 함께 식각되어 그 두께가 좀 더 얇아지나 큰 변화를 보이지 않는다. 이는, 일반적으로 필드산화막(11)의 두께를 패드산화막(3)에 비하여 10배 이상 두껍게 형성하기 때문이다. 이어서, 제1 실리콘질화막 패턴(5), 제1 스페이서(7b), 제2 스페이서(7a), 및 필드산화막(11)을 식각 마스크로하여 상기 노출된 반도체기판을 일정깊이만큼 식각하여 트렌치 영역을 형성한다. 이와 같이 형성된 트렌치 영역은 도시된 바와 같이 셀 어레이 영역(a)에만 형성됨을 알 수 있다. 다음에, 상기 결과물 전면에 트렌치 영역을 채우는 절연막(15), 예컨대 CVD 절연막을 형성한다.
제6도는 종래기술에 의한 소자분리 영역을 완성하는 단계를 도시한 것이다. 좀 더 구체적으로, 제1 실리콘질화막 패턴(5), 제1 스페이서(7b), 및 제2 스페이서(7a)가 노출되도록 절연막(15)을 에치 백한다. 여기서, 에치 백하는 공정으로는 일반적으로 CMP(chemical mechanical polishing) 공정이 널리 이용된다. 다음에, 상기 노출된 제1 실리콘질화막 패턴(5), 제1 스페이서(7b), 및 제2 스페이서(7a)를 인산 용액으로 제거한 후 그들 아래의 패드산화막 패턴(3a, 3b)를 제거함으로써 , 셀 어레이 영역(a) 부분에 형성된 트렌치 영역을 채우는 절연막 패턴(15a)을 형성한다.
상술한 종래의 소자분리 영역 형성방법은 2회의 사진공정이 요구되므로 공정의 복잡성 및 제조단가가 증가하는 문제점이 있다. 또한, 제1 포토레지스트 패턴을 형성하기 위한 사진공정시 다소의 오정렬이 발생할 경우 셀 어레이 영역(a)의 가장자리 부분에 형성되는 트렌치 영역의 폭이 원하는 크기보다 작게 형성되거나 크게 형성되는 문제점이 발생한다. 그리고, 주변회로 영역에 형성되는 필드산화막 가장자리 부분과 접촉하는 반도체기판 표면에 실리콘질화막 패턴 및 실리콘질화막 스페이서에 의한 스트레스로 인하여 많은 결정결함이 발생한다. 이러한 결정결함은 필드산화막과 접하는 활성영역과 반도체기판 사이의 누설전류를 크게 증가시키는 요인으로 작용한다.
따라서, 본 발명의 목적은 1회의 사진공정으로 트렌치 영역과 필드산화막을 형성함으로써 사진공정시 오정렬에 의한 문제점을 해소하고 공정을 단순화하면서 공정단가를 낮출 수 있는 반도체장치의 소자분리 영역 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체기판 전면에 패드산화막 및 폴리실리콘막을 순차적으로 형성하는 단계 ;
상기 폴리실리콘막 상에 상기 폴리실리콘막의 소정영역을 노출시키는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로하여 상기 노출된 폴리실리콘막 및 그 아래의 패드산화막을 연속적으로 식각함으로써 반도체기판의 소정영역을 노출시킴과 동시에 패드산화막 패턴 및 폴리실리콘 패턴을 형성하는 단계 ;
상기 패드산화막 패턴 및 상기 폴리실리콘 패턴 측벽에 실리콘질화막으로 이루어진 스페이서를 형성하는 단계;
상기 스페이서가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판 및 상기 폴리실리콘 패턴 표면에 각각 제1 필드산화막 및 제2 필드산화막을 형성하는 단계;
상기 스페이서를 제거함으로써 그 아래의 반도체기판을 노출시키는 단계;
상기 제1 필드산화막 및 상기 제2 필드산화막을 식각 마스크로하여 상기 노출된 반도체기판을 정해진 깊이만큼 식각함으로써 트렌치 영역을 형성하는 단계;
상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계;
상기 폴리실리콘 패턴이 노출되도록 상기 절연막 및 상기 제2 필드산화막을 연속적으로 에치백하는 단계; 및
상기 노출된 폴리실리콘 패턴 및 그 아래의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제7도 내지 제10도는 본 발명에 의한 소자분리 영역 형성방법을 설명하기 위한 단면도들이다. 여기서 소개되는 각 도면의 a 부분은 소자분리 영역의 폭이 좁게 형성되는 부분, 예컨대 반도체 기억장치의 셀 어레이 영역을 나타내고, 각 도면의 b부분은 소자분리 영역의 폭이 넓게 형성되는 부분, 예컨대 반도체 기억장치의 주변회로 영역을 나타낸다.
제7도는 활성영역을 한정하기 위한 폴리실리콘 패턴(25) 및 실리콘질화막 스페이서(27)를 형성하는 단계를 도시한 것이다. 먼저, 반도체기판(21) 상에 패드산화막 및 폴리실리콘막을 순차적으로 형성한다. 다음에, 상기 폴리실리콘막을 통상의 사진/식각 공정으로 패터닝하여 상기 패드산화막(23)의 소정영역을 노출시키는 폴리실리콘 패턴(25)을 형성한다. 이어서, 상기 노출된 패드산화막(23)을 식각하여 그 아래의 반도체기판(21)을 노출시키는 패드산화막 패턴(23)을 형성한다. 이때, 상기 노출된 패드산화막(23)을 식각하지 않고 후속공정을 진행할 수도 있다. 다음에, 후속공정으로 상기 결과물 전면에 실리콘질화막을 형성한 후, 이를 이방성 식각하여 상기 폴리실리콘 패턴(25) 및 상기 패드산화막 패턴(23) 측벽에 실리콘질화막으로 이루어진 스페이서(27)를 형성한다. 이때. 상기 스페이서(27)를 형성하기 위하여 실리콘질화막을 이방성 식각하고 나면, 식각된 실리콘질화막 아래의 반도체기판(21)이 노출된다.
한편, 상기 패드산화막(23)을 식각하지 않은 경우에는 상기 스페이서(27)를 형성한 후에, 상기 폴리실리콘 패턴(25) 사이의 패드산화막(23)이 노출된다.
제8도는 제1 필드산화막(29a) 및 제2 필드산화막(29b)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 스페이서(27)가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판(21) 표면 및 상기 노출된 폴리실리콘 패턴(25) 표면에 각각 제1 필드산화막(29a) 및 제2 필드산화막(29b)을 형성한다. 이때, 상기 폴리실리콘 패턴(25)은 그 표면이 산화되어 두께가 얇아진 폴리실리콘 패턴(25a)으로 변형되며 , 제1 필드산화막(29a) 가장자리 부분과 접하는 반도체기판 표면에 가해지는 스트레스는 매우 약하다. 이는, 활성영역을 한정하기 위한 패턴이 종래의 실리콘질화막 대신 폴리실리콘 패턴으로 형성시키기 때문이다. 다시 말해서, 실리콘질화막과 폴리실리콘막의 스트레스를 비교하여 보면, 1500Å의 두께를 갖는 실리콘질화막의 스트레스는 -2.0E10 dyne/cm2이고 4000Å의 두께를 갖는 폴리실리콘막의 스트레스는 +4.0E9 dyne/cm2이다.
또한, 실리콘질화막은 인장응력(tensile stress)을 가지는 반면에 폴리실리콘막은 압축응력(compressive stress)을 갖는다. 따라서, 본 발명에서와 같이 폴리실리콘 패턴(25) 및 그 양 측벽에 실리콘질화막으로 이루어진 스페이서(27)를 형성할 경우 전체적인 스트레스는 크게 완화되므로, 제1 필드산화막(29a) 및 제2 필드산화막(29b)을 형성하는 동안 제1 필드산화막(29a)과 인접하는 반도체기판 표면에 발생하는 결정결함은 크게 감소한다.
한편, 제7도에서 상기 패드산화막(23)을 식각하지 않는 경우에는 스페이서(27) 형성 후에 노출된 패드산화막(23) 부분에 제1 필드산화막(29a)이 형성된다.
제9도는 반도체기판 표면의 소정영역에 일정깊이를 갖는 트렌치 영역 및 트렌치 영역을 채우는 절연막(31)을 형성하는 단계를 도시한 것이다. 좀 더 상세히, 상기 스페이서(27)를 인산(H3PO4)용액으로 제거하여 그 아래의 반도체기판(21)을 노출시킨다.
한편, 상기 제7도에서 패드산화막(23)을 식각하지 않는 경우는 상기 스페이서(27)를 제거한 후 그 아래에 패드산화막(23)이 노출된다.
따라서, 이때에는 상기 노출된 패드산화막(23)을 연속적으로 식각하여 그 아래의 반도체기판(21)을 노출시킨다.
이어서, 제1 필드산화막(29a) 및 제2 필드산화막(29b)을 식각 마스크로하여 상기 노출된 반도체기판(21)을 정해진 깊이만큼 식각함으로써, 제1 필드산화막(29a) 양 옆의 반도체기판(21) 표면에 트렌치 영역을 형성한다. 다음에, 상기 결과물 전면에 트렌치 영역을 채우는 절연막(31), 예컨대 CVD 산화막을 형성한다.
제10도는 본 발명에 의한 소자분리 영역을 완성하는 단계를 도시한 것이다. 좀 더 구체적으로, 상기 폴리실리콘 패턴(25a)이 노출되도록 상기 절연막(31) 및 상기 제2 필드산화막(29b)을 에치백한다. 여기서, 상기 에치백 공정은 CMP(chemical mechanical polishing) 공정을 이용하는 것이 바람직하다. 다음에, 상기 노출된 폴리실리콘 패턴(25a) 및 그 아래의 패드산화막 괘턴(23)을 연속적으로 제거함으로써, 상기 제1 필드산화막(29a) 및 그 양 옆의 트렌치 영역을 채우는 절연막 패턴으로 구성되는 소자분리 영역(33a, 33b)을 형성한다.
도시된 바와 같이, 셀 어레이 영역(a)에 형성된 소자분리 영역(33a)는 그 폭이 주변회로 영역(b)에 형성된 소자분리 영역(33b)에 비해 매우 작게 형성됨을 알 수 있다.
상술한 본 발명의 실시예에 의하면, 2회의 사진공정을 이용하는 종래의 소자분리 영역 형성방법에 비하여 본 발명은 1회의 사진공정으로 소자분리 영역을 형성할 수 있다. 따라서, 공정의 복잡성 및 제조단가를 크게 개선시킬 수 있다. 또한, 제1 필드산화막을 형성하는 동안 그 양 옆에 인접한 반도체기판 표면에 발생하는 결정결함을 크게 감소시킬 수 있으므로 제1 필드산화막 가장자리와 인접하여 형성되는 활성영역과 반도체기판 사이의 누설전류를 감소시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (3)

  1. 반도체기판 전면에 패드산화막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 폴리실리콘막 상에 상기 폴리실리콘막의 소정영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하여 상기 노출된 폴리실리콘막 및 그 아래의 패드산화막을 연속적으로 식각함으로써 반도체기판의 소정영역을 노출시킴과 동시에 패드산화막 패턴 및 폴리실리콘 패턴을 형성하는 단계; 상기 패드산화막 패턴 및 상기 폴리실리콘 패턴 측벽에 실리콘질화막으로 이루어진 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판을 열산화시키어 상기 노출된 반도체기판 및 상기 폴리실리콘 패턴 표면에 각각 제1 필드산화막 및 제2 필드산화막을 형성하는 단계; 상기 스페이서를 제거함으로써 그 아래의 반도체기판을 노출시키는 단계; 상기 제1 필드산화막 및 상기 제2 필드산화막을 식각 마스크로하여 상기 노출된 반도체기판을 정해진 깊이만큼 식각함으로써 트렌치 영역을 형성하는 단계; 상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연막을 형성하는 단계; 상기 폴리실리콘 패턴이 노출되도록 상기 절연막 및 상기 제2 필드산화막을 연속적으로 에치백하는 단계; 및 상기 노출된 폴리실리콘 패턴 및 그 아래의 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
  2. 제1항에 있어서, 상기 절연막은 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
  3. 제1항에 있어서, 상기 에치백 공정은 CMP(chemical mechanical polishing) 공정을 이용하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
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