KR100305643B1 - 반도체소자의소자분리산화막제조방법 - Google Patents
반도체소자의소자분리산화막제조방법 Download PDFInfo
- Publication number
- KR100305643B1 KR100305643B1 KR1019940026295A KR19940026295A KR100305643B1 KR 100305643 B1 KR100305643 B1 KR 100305643B1 KR 1019940026295 A KR1019940026295 A KR 1019940026295A KR 19940026295 A KR19940026295 A KR 19940026295A KR 100305643 B1 KR100305643 B1 KR 100305643B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- oxide film
- polysilicon layer
- pattern
- forming
- Prior art date
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자분리 산화막 제조방법에 관한 것으로서, 패드 산화막과 패드 폴리실리콘층을 반복적층하고, 질화막 패턴을 마스크로 상기 패드 폴리실리콘층들과 패드 산화막들을 식각하여 소자분리 영역으로 예정되어 있는 반도체기판을 노출시킨 후, 열산화를 실시하여 소자분리 산화막을 형성하거나 패드 폴리실리콘층 및 패드 산화막 패턴들의 측벽에 질화막 스페이서를 형성하여 이를 마스크로 반도체기판의 소자분리 영역으로 예정되어 있는 부분을 소정 두께 제거하고 열산화를 실시하여 소자분리 산화막을 형성하였으므로, 열산화시의 스크레스에 의해 패드 폴리실리콘층의 그레인이 이주하여 보이드가 발생되어도 패드 폴리실리콘층들의 사이에 패드 산화막이 개재되어 있어 전체를 관통하는 보이드는 형성되지 않으므로 식각공정시 반도체기판이 손상되지 않아 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1(a)도 내지 제1(d)도는 종래 기술에 따른 반도체 소자의 소자분리 산화막 제조 공정도.
제2(a)도 내지 제2(c)도는 본 발명의 일실시예에 따른 반도체 소자의 소자 분리 산화막 제조 공정도.
제3(a)도 내지 제3(d)도는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리 산화막 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2,2A,2B : 패드 산화막
3,3A,3B : 패드 폴리실리콘층 4 : 질화막
5 : 감광막패턴 6 : 소자분리 산화막
7 : 보이드 8 : 홈
9 : 스페이서 10 : 트랜치
본 발명은 반도체소자의 소자분리 산화막 제조방법에 관한 것으로서, 특히 패드산화막과 패드 폴리실리콘층을 반복 적층하고 필드 산화를 실시하여 스트레스로 인한 폴리실리콘 그레인 이주(migration)에 의해 발생되는 보이드로 인하여 식각 공정시 기판이 손상되는 것을 방지하여 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 산화막 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성 영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX)등의 방법이 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되고 있다.
제1(a)도 내지 제1(d)도는 종래 반도체소자의 소자분리 산화막 제조 공정도로서, LOCOS 방법의 예이다.
먼저, 실리콘 재질의 반도체 기판(1) 표면을 열산화시켜 패드 산화막(2)을 형성하고, 상기 패드 산화막(2) 상에 패드 폴리실리콘층(3)과 질화막(4)을 순차적으로 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 등의 방법으로 형성한다. (제1(a)도 참조).
그 다음 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분상의 질화막(4)을 노출시키는 감광막패턴(5)을 형성한다. (제1(b)도 참조).
그후, 상기 감광막패턴(5)에 의해 노출되어 있는 질화막(4)을 건식 또는 습식 식각 방법으로 제거하여 패드 폴리실리콘층(3)을 노출시키는 질화막(4) 패턴을 형성하고, 상기 감광막패턴(5)을 제거한 후, 상기 질화막(4) 패턴에 의해 노출되어 있는 패드 폴리실리콘층(3)과 패드 산화막(2)을 순차적으로 제거하여 소자분리 영역으로 예정되어 있는 반도체기판(1)을 노출시킨다.
그 다음 상기 질화막(4) 패턴에 의해 노출되어 있는 반도체기판(1)을 열산화시켜 소자 두께의 소자분리 산화막(6)을 형성한 후, 상기 질화막(4) 패턴을 제거한다. 이때 상기 소자분리 산화막(6)의 테두리 부분에 생성되는 버즈 빅(bird's beak)에 의해 패드 폴리실리콘층(3) 내의 폴리실리콘 그레인이 이주(migration)하여 스트레스가 집중되는 부분에서 폴리실리콘이 없는 보이드(7)가 발생된다 (제1(c)도 참조).
그후, 상기 패드 폴리실리콘층(3)과 패드 산화막(2)을 순차적으로 제거하여 소자분리 산화막(6)을 완성한다. 이때 상기 패드 폴리실리콘층(3)의 보이드(7) 부분이 다른 부분에 비해 더 빨리 식각되어 소자분리 산화막(6) 일측의 반도체기판(1)에 홈(8)이 형성된다. (제1(d)도 참조).
이러한 종래의 LOCOS 방법에 의한 소자분리 산화막은 활성영역과 소자분리 산화막 사이의 반도체 기판과의 경계로 산소가 측면 침투하여 버드빅이라는 경사면이 형성된다.
상기의 경사면은 필요한 활성영역의 확보나 후속 감광막패턴 형성을 위한 노광 공정에서 광이 반사되어 감광막의 비노광 부분이 노광되어 나칭(notching)이 발생되는 문제점이 있으며, 이러한 문제점은 0.5㎛ 이하의 디자인 롤을 갖는 반도체 소자에서는 더 큰 어려움이 된다. 특히 일차로 형성되는 게이트 폴리의 경우에는 필드 산화막의 굴곡에 가장 많은 영향을 받아 소자의 공정수율 및 신뢰성을 저하시킨다.
또한 소자분리 산화막의 열산화 공정시의 스트레스에 의해 소자분리 산화막의 테두리 부분에서 패드 폴리실리콘층의 그레인이 이주하여 보이드가 형성되고, 상기의 보이드에 의해 패드 산화막 제거 공정시 반도체기판의 활성영역이 손상되어 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
상기와 같은 문제점은 소자가 고집적화되어 소자분리 산화막의 크기가 작아질수록 심화된다.
따라서 이러한 문제점들을 해결하기 위하여 0.5㎛ 이하의 디자인 롤을 갖는 반도체소자의 제조시에는 상기 LOCOS를 발전시킨 변형 LOCOS 법이나, 다수번의 노광 공정을 진행하는 다층 레지스트(multi layer resist; 이하 MLR이라 칭함) 방법의 일종인 삼층 레지스트(tri layer resist; 이하 TLR이라 칭함) 법이나, LOCOS 공정 후 질화막을 제거하지 않고 CVD 산화막을 전면에 도포하고 건식식각하여 단차를 감소시키는 프레너 에치백(planar etch back) 방법 등이 사용되고 있다.
그러나 상기 TLR 등과 같은 MLR 방법은 공정이 매우 어렵고 복잡하며, 소자의 결함이 증가되어 신뢰성이 떨어지는 등의 문제점이 있다.
또한 프레널 에치백 방법은 건식 식각에 의해 부산물이 발생하여 오염에 의해 소자의 특성이 저하되고, 공정이 어려운 등의 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 패드 산화막과 패드 폴리실리콘층을 반복 적층하고 필드 산화를 실시하여 폴리실리콘층의 그레인이 이주하여도 보이드가 중첩되지 않아 반도체기판이 손상되지 않아 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소자분리 산화막의 면적이 작아도 스트레스에 의해 반도체기판이 손상되지 않아 소자의 고집적화에 유리한 반도체소자의 소자분리 산화막 제조방법을 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리 산화막 제조방법의 특징은, 반도체기판 상에 제 1 패드 산화막을 형성하는 공정과, 상기 제 1 패드 산화막 상에 제 1 패드 폴리실리콘층을 형성하는 공정과, 상기 제 1 패드 폴리실리콘층 상에 제 2 패드 산화막을 형성하는 공정과, 상기 제 2 패드 산화막 상에 제 2 패드 폴리실리콘층을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분을 노출시키는 질화막 패턴을 제 2 패드 폴리실리콘층 상에 형성하는 공정과, 상기 질화막 패턴을 마스크로 상기 소자분리 영역의 제 1 패드 산화막을 노출시키는 식각 공정과, 상기 소자분리 영역의 제 1 패드 산화막과 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 남아 있는 질화막 패턴에서 제 1 패드 산화막 패턴까지 순차적으로 제거하는 공정을 구비함에 있다.
또한 본 발명에 따른 반도체소자의 소자분리 산화막 제조방법의 다른 특징은, 반도체기판 상에 제 1 패드 산화막을 형성하는 공정과, 상기 제 1 패드 산화막 상에 제 1 패드 폴리실리콘층을 형성하는 공정과, 상기 제 1 패드 폴리실리콘층 상에 제 2 패드 산화막을 형성하는 공정과, 상기 제 2 패드 산화막 상에 제 2 패드 폴리실리콘층을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분을 노출시키기 위한 질화막 패턴을 제 2 패드 폴리실리콘층상에 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 제 2 패드 폴리실리콘층에서 제 1 패드 폴리실리콘층까지 순차적으로 제거하여 제 2 패드 폴리실리콘층 패턴과 제 2 산화막 패턴 및 제 1 패드 폴리실리콘층 패턴을 형성하여 제 1 패드 산화막을 노출시키는 공정과, 상기 제 1 폴리실리콘층 패턴에서 질화막 패턴까지의 측벽에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 제 1 패드 산화막과 소정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 노출되어 있는 반도체기판을 산화시켜 트랜치를 메우는 소자분리 산화막을 형성하는 공정과, 상기 스페이서와 질화막 패턴에서 제 1 패드 산화막 패턴까지를 순차적으로 제거하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 소자분리 산화막 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2(a)도 내지 제2(c)도는 본 발명의 일실시예에 따른 반도체소자의 소자분리 산화막 제조공정도이다.
먼저, 반도체기판(1)상에 열산화막인 제 1 패드 산화막(2A)과 제 1 패드 폴리실리콘층(3A)과 제 2 패드 산화막(2B)과 제 2 패드 폴리실리콘층(3B) 및 질화막(4)을 순차적으로 형성한다 이때 상기 제 2 패드 산화막(2B)은 폴리실리콘층들의 사이에 개재되는 막으로서 두께가 아주 얇게, 예를들어 10-50Å 정도의 두께로 형성한다.
그다음 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측을 노출시키기 위한 감광막패턴(5)을 질화막(4) 상에 형성한다. (제2(a)도 참조).
그후, 상기 감광막패턴(5)에 의해 노출되어 있는 질화막(4)을 제거하여 제 2 패드 폴리실리콘층(3B)을 노출시키고, 상기 감광막패턴(5)을 제거한다. 여기서 상기 감광막패턴(5)을 제거하지 않고 후속 식각 공정을 진행할 수도 있다.
그 다음 상기 질화막(4) 패턴에 의해 노출되어 있는 제 2 패드 폴리실리콘층(3B)에서 제 1 패드 폴리실리콘층(3A)가지 순차적으로 식각하여 소자분리 영역으로 예정되어 있던 부분의 제 1 패드 산화막(2A)을 노출시킨 후, 상기 소자분리 영역의 제 1 패드 산화막(2A)과 반도체기판(1)을 소정두께 열산화시켜 소자분리 산화막(6)을 형성한다.
그리고, 상기 질화막(4)을 제거한다.
이때 상기 소자분리 산화막(6)의 테두리 부분에서 스트레스에 의해 제 1 및 제 2 패드 폴리실리콘층(3A),(3B)의 그레인 이주가 발생하여 보이드(7)들이 형성되며, 상기 제 2 패드 산화막(2B)이 개재되어 있어 상하로 관통되어 있는 보이드는 형성되지 않는다. (제2(b)도 참조).
그후, 상기 제 2 패드 폴리실리콘층(3B)에서 제 1 패드 산화막(2A)까지 순차적으로 제거하여 반도체기판(1)에 손상을 주지 않는 소자분리 공정을 완성한다 (제2(c)도 참조).
제3(a)도 내지 제3(d)도는 본 발명의 다른 실시예에 따른 반도체소자의 소자분리 산화막 제조 공정도로서, 질화막 스페이서를 활용하는 예이다.
먼저, 반도체기판(1)상에 열산화막인 제 1 패드 산화막(2A)과 제 1 패드 폴리실리콘층(3A)과 제 2 패드 산화막(2B)과 제 2 패드 폴리실리콘층(3B) 및 질화막(4)을 순차적으로 형성한 후, 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측을 노출시키기 위한 감광막패턴(5)을 질화막(4) 상에 형성한다. 이때 상기 제 2 패드 산화막(2B)은 두께를 아주 얇게, 예를들어 10-50Å 정도의 두께로 형성한다 (제3(a)도 참조).
그 다음 상기 감광막패턴(5)에 의해 노출되어 있는 질화막(4)을 제거하여 제 2 패드 폴리실리콘층(3B)을 노출시킨 후, 상기 감광막패턴(5)을 제거하다.
그리고, 상기 질화막(4) 패턴을 마스크로 상기 제 2 패드 폴리실리콘층(3B)에서 제 1 패드 폴리실리콘층(3A)까지 순차적으로 식각하여 제 1 패드 폴리실리콘층(3A) 패턴, 제 2 패드 산화막(2B) 패턴 및 제 2 패드 폴리실리콘층(3B) 패턴을 순차적으로 형성한다.
이때, 상기 제 1 패드 폴리실리콘층(3A) 패턴, 제 2 패드 산화막(2B) 패턴 및 제 2 패드 폴리실리콘층(3B) 패턴 형성 공정으로 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측의 제 1 패드 산화막(2A)을 노출시킨다.
여기서, 상기 감광막패턴(5)을 제거하지 않고 후속 식각 공정을 진행할 수도 있다.
그후, 상기 제 1 패드 폴리실리콘층(3A) 패턴에서 제 2 패드 폴리실리콘층(3B) 패턴까지의 측벽에 통상의 질화막 도포 및 전면 이방성식각 방법으로 절연 스페이서(9)를 질화막등으로 형성한다 (제3(b)도 참조).
그다음 상기 절연 스페이서(9)에 의해 노출되어 있는 제 1 패드 산화막(2) 및 반도체기판(1)의 소정 두께를 제거하여 트랜치(10)를 형성하고, (제3(c)도 참조), 노출되어 있는 반도체기판(1)을 열산화시켜 상기 트랜치(10)를 메우는 소자분리 산화막(7)을 형성한다.
그후, 상기 스페이서(9)와 질화막(4) 패턴 그리고 제 2 패드 폴리실리콘층(3B) 패턴에서 제 1 패드 산화막(2A)까지 순차적으로 제거하여 소자분리 영역을 형성한다. (제3(d)도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리 산화막의 제조방법은 패드 산화막과 패드 폴리실리콘층을 반복적층하고, 질화막 패턴을 마스크로 상기 패드 폴리실리콘층들과 패드 산화막들을 식각하여 소자분리 영역으로 예정되어 있는 반도체기판을 노출시킨 후, 열산화를 실시하여 소자분리 산화막을 형성하거나, 패드 폴리실리콘층 및 패드 산화막 패턴들의 측벽에 질화막 스페이서를 형성하여 이를 마스크로 반도체기판의 소자분리 영역으로 예정되어 있는 부분을 소정 두께 제거하고 열산화를 실시하여 소자분리 산화막을 형성하였으므로, 열산화시의 스트레스에 의해 패드 폴리실리콘층의 그레인이 이주하여 보이드가 발생되어도 패드 폴리실리콘층들의 사이에 패드 산화막이 개재되어 있어 전체를 관통하는 보이드는 형성되지 않으므로 식각공정시 반도체기판이 손상되지 않아 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (3)
- 반도체기판 상에 제 1 패드 산화막을 형성하는 공정과, 상기 제 1 패드 산화막 상에 제 1 패드 폴리실리콘층을 형성하는 공정과, 상기 제 1 패드 폴리실리콘층 상에 제 2 패드 산화막을 형성하는 공정과, 상기 제 2 패드 산화막 상에 제 2 패드 폴리실리콘층을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분을 노출시키는 질화막 패턴을 제 2 패드 폴리실리콘층상에 형성하는 공정과, 상기 질화막 패턴을 마스크로 상기 소자분리 영역의 제 1 패드 산화막을 노출시키는 식각 공정과, 상기 소자분리 영역의 제 1 패드 산화막과 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 남아 있는 질화막 패턴에서 제 1 패드 산화막 패턴까지 순차적으로 제거하는 공정을 구비하는 반도체소자의 소자분리 산화막 제조방법.
- 제1항에 있어서, 상기 제 2 패드 산화막을 10-50Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 산화막 제조방법.
- 반도체기판 상에 제 1 패드 산화막을 형성하는 공정과, 상기 제 1 패드 산화막 상에 제 1 패드 폴리실리콘층을 형성하는 공정과, 상기 제 1 패드 폴리실리콘층 상에 제 2 패드 산화막을 형성하는 공정과, 상기 제 2 패드 산화막 상에 제 2 패드 폴리실리콘층을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분을 노출시키기 위한 질화막 패턴을 제 2 패드 폴리실리콘층상에 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 제 2 패드 폴리실리콘층에서 제 1 패드 폴리실리콘층까지 순차적으로 제거하여 제 2 패드 폴리실리콘층 패턴과 제 2 산화막 패턴 및 제 1 패드 폴리실리콘층 패턴을 형성하여 제 1 패드 산화막을 노출시키는 공정과, 상기 제 1 폴리실리콘층 패턴에서 질화막 패턴까지의 측벽에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 제 1 패드 산화막과 소정두께의 반도체 기판을 식각하여 트랜치를 형성하는 공정과, 상기 노출되어 있는 반도체기판을 산화시켜 상기 트랜치를 메우는 소자분리 산화막을 형성하는 공정과, 상기 스페이서와 질화막 패턴에서 제 1 패드 산화막 패턴까지를 순차적으로 제거하는 공정을 구비하는 반도체소자의 소자분리 산화막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026295A KR100305643B1 (ko) | 1994-10-14 | 1994-10-14 | 반도체소자의소자분리산화막제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026295A KR100305643B1 (ko) | 1994-10-14 | 1994-10-14 | 반도체소자의소자분리산화막제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100305643B1 true KR100305643B1 (ko) | 2001-12-01 |
Family
ID=37530162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940026295A KR100305643B1 (ko) | 1994-10-14 | 1994-10-14 | 반도체소자의소자분리산화막제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100305643B1 (ko) |
-
1994
- 1994-10-14 KR KR1019940026295A patent/KR100305643B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930011432B1 (ko) | 접촉 홀의 형성방법 | |
| KR0168196B1 (ko) | 반도체장치의 소자분리 영역 형성방법 | |
| KR940012650A (ko) | 반도체 소자의 콘택제조방법 | |
| KR100305643B1 (ko) | 반도체소자의소자분리산화막제조방법 | |
| JP2002373935A (ja) | トレンチ素子分離方法 | |
| KR0176193B1 (ko) | 반도체 장치의 소자 분리 방법 | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| KR0170897B1 (ko) | 반도체 소자의 소자분리 절연막의 제조방법 | |
| KR100281271B1 (ko) | 반도체소자의 소자분리 방법 | |
| KR100297169B1 (ko) | 반도체소자의소자분리방법 | |
| KR0166489B1 (ko) | 반도체 소자의 소자분리 방법 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| US7273792B2 (en) | Semiconductor device and fabricating method thereof | |
| KR0172240B1 (ko) | 반도체 소자의 소자분리 방법 | |
| US7338868B2 (en) | Method for forming gate oxide layer in semiconductor device | |
| KR100428785B1 (ko) | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 | |
| JP2961860B2 (ja) | 半導体装置の製造方法 | |
| JP3042804B2 (ja) | 素子分離方法及び半導体装置 | |
| US20040222460A1 (en) | [non-volatile memory device structure] | |
| KR19990057359A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPH06196497A (ja) | 半導体装置の製造方法 | |
| KR0148611B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP3688860B2 (ja) | 半導体集積回路の製造方法 | |
| KR0146526B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR0172760B1 (ko) | 반도체 소자의 소자 분리 절연막 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060720 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |