KR100281271B1 - 반도체소자의 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리 방법에 관한것으로서, 반도체기판상에 패드산화막과 제 1 폴리실리콘층 및 질화막을 순차적으로 적층하고, 소자분리영역으로 예정된 부분상의 질화막에서 소정두께의 반도체기판까지 순차적으로 제거하여 트랜치를 형성하며, 상기 트랜치 형성시 노출되는 반도체기판 표면의 손상영역을 동일한 식각 장비내에서 비교적 낮은 에너지로 건식식각으로 제거한 후, 상기 구조의 전표면에 산화막과 제 2 폴리실리콘층을 순차적으로 형성하며, 상기 제 2 폴리실리콘층을 열산화시켜 필드산화막을 형성하였으므로, 공정이 간단하고 버즈 비크 생성을 억제하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1a도 내지 제1c도는 종래 반도체소자의 소자분리 공정도.
제2a도 내지 제2c도는 본발명에 따른 반도체소자의 소자분리 공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체기판 2 : 패드산화막
3, 10 : 폴리실리콘층 4 : 질화막
5 : 트랜치 6 : 손상영역
7 : 열산화막 8 : 감광막패턴
9 : 산화막 11 : 필드산화막
본발명은 반도체소자의 소자분리 방법에 관한 것으로서, 특히 폭이 넓은 트랜치가 형성되는 주변회로 영역에서 트랜치식각후 건식식각방법으로 반도체기판의 손상부분을 제거하여 공정이 간단하고 버즈 비크의 크기를 감소시킬 수 있는 반도체소자의 소자분리 방법에 관한것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역이 구성되어 있다.
최근의 반도체 소자의 고집적화 추세에 따라 반도체 소자에서 많은 면적을 차지하는 소자분리영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 로코스(local oxidation of silicon; 이하 LOCOS라 칭함)와, 반도체 기판에 트랜치를 형성한 후, 절연물질로 메우는 트렌치(trench) 분리 및 별도의 폴리 실리콘층을 열산화시키는 세폭스(SEFOX)등의 방법이 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되고 있다.
상기 LOCOS 필드 산화막의 제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘 반도체 기판의 표면을 열산화시켜 패드 산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자 분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로하여 노출되어 있는 반도체기판을 소정 두께 열산화시켜 필드 산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체기판과의 경계 부분에 산소가 측면 침투하여 버즈 비크(bird's beak)이라는 경사면이 형성된다.
상기 버즈 비크에 의한 경사면은 필요한 활성영역의 확보를 어렵게하고, 후속 감광막패턴 형성을 위한 노광 공정에서 경사면에서 광이 난반사되어 감광막의 비노광 부분이 노광되어 나칭(notching)이 발생되는 문제점이 있으며, 이러한 문제점은 0.4㎛ 이하의 디자인 롤을 갖는 반도체 소자에서는 더 큰 어려움이 된다. 특히 일차로 형성되는 게이트 폴리의 경우에는 필드 산화막의 굴곡에 가장 많은 영향을 받아 소자의 공정수율 및 신뢰성을 저하시킨다.
이러한 문제점을 해결하기 위하여 0.4㎛ 이하의 디자인 룰을 갖는 반도체 소자의 제조시에는 상기 LOCOS를 발전시킨 변형 LOCOS 법이나, 다수번의 노광 공정을 진행하는 다층 레지스트(multi layer resist: 이하 MLR이라 칭함) 방법으로서 삼층 레지스트(tri layer resist; 이하 TLR이라 칭함) 법이나, LOCOS 공정 후 질화막을 제거하지 않고 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 산화막을 전면에 도포하고 건식식각하여 단차를 감소시키는 프레너 에치백(planar etch back) 방법 등이 사용되고 있다.
그러나 상기 변형 LOCOS 방법이나 TLR 방법은 공정이 매우 어렵고 복잡하며, 소자의 결함이 증가되어 신뢰성이 떨어지는 등의 문제점이 있다.
또한 프레널 에치백 방법은 건식식각에 따라 발생되는 부산물이 오염원이 되어 소자의 특성이 저하되고, 공정이 어려운 등의 문제점이 있다.
제 1a 도 내지 제 1c 도는 종래 반도체소자의 소자분리 공정도로서, 폭이 넓은 트랜치가 형성되는 주변회로영역의 예이다.
먼저, 반도체기판(1) 상에 비교적 얇은 두께의 패드산화막(2)과 폴리 실리콘층(3) 및 질화막(4)을 순차적으로 형성하고, 상기 반도체기판(1)에서 소자분리영역으로 예정된 부분을 노출시키는 감광막패턴(도시되지 않음)을 마스크로하여 노출되어 있는 질화막(4)을 제거하여 질화막(4) 패턴을 형성한다. 그다음 상기 질화막(4) 패턴을 마스크로하여 상기 노출되어 있는 폴리실리콘층(3)과 패드산화막(2)을 순차적으로 제거한 후, 소정의 두께의 반도체기판(1)을 트랜치식각으로 제거하여 트랜치(5)를 형성한다. 여기서 상기 트랜치식각 공정시의 높은 식각 에너지에 의해 반도체기판(1)의 트랜치(5) 부분의 표면에 손상영역(6)이 형성된다. (제 1a 도 참조).
그후, 상기 트랜치(5)에 의해 노출되어 있는 반도체기판(1)의 표면을 열산화시켜 열산화막(7)을 형성하여 상기 손상영역(6)을 보상한다. 이때 상기 노출되어 있는 폴리실리콘층(3) 패턴의 측벽도 열산화된다. (제 1b 도 참조).
그다음 상기 열산화막(7)을 제거한다. (제 1c 도 참조).
그후, 도시되어 있지는 않으나, 상기 구조의 전표면에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법이나 열산화 방법으로 두꺼운 필드 산화막을 형성하고, 상기 질화막(4) 패턴이 노출되어 평탄화될때까지 에치백한 후, 다시 질화막(4) 및 폴리실리콘층(3)을 제거한다.
상기와 같은 종래 반도체소자의 트랜치를 이용한 소자분리 방법은 일반적인 LOCOS 방법에 비해 버즈 비크의 크기는 줄일 수 있으나, 마스크 형성과 식각 및 열산화등으로 이어지는 일련의 공정이 복잡하고, 손상영역을 보상하기 위한 열산화 공정시 버즈 비크이 형성되어 후속 열산화에 의한 필드 산화막 형성 공정시 버즈 비크가 성장하여 활성영역이 작아지는 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 반도체기판상에 패드산화막과 폴리실리콘층 및 소자분리영역으로 예정된 부분을 노출시키는 질화막 패턴을 순차적으로 형성하고, 상기 질화막 패턴을 마스크로 노출되어 있는 폴리실리콘층과 패드산화막 및 소정 두께의 반도체기판을 순차적으로 식각하여 트랜치를 형성하고, 상기 트랜치 식각시 형성된 손상영역을 낮은 에너지의 건식식각 방법으로 제거한 후, 후속공정을 진행하여 공정이 간단하고, 버즈 비크에 의한 활성 영역의 감소를 방지할 수 있는 반도체소자의 소자분리 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 소자 분리 방법의 특징은, 반도체기판상에 패드산화막과 제 1 폴리실리콘층 및 질화막을 순차적으로 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분상의 질화막을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 질화막에서 소정두께의 반도체기판까지 순차적으로 제거하여 트랜치를 형성하는 공정과, 상기 트랜치에 의해 손상된 반도체기판 표면의 손상영역을 건식식각 방법으로 제거하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 산화막을 형성하는 공정과, 상기 산화막상에 제 2 폴리 실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층을 열산화시켜 필드산화막을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 소자분리 방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제 2a 도 내지 제 2c 도는 본발명에 따른 반도체소자의 소자분리 공정도로서, 주변회로 영역의 예이다.
먼저, 반도체기판(1)상에 열산화막인 패드산화막(2)과 제 1 폴리실리콘층(3) 및 질화막(4)을 순차적으로 형성한 후, 상기 반도체기판(1)에서 소자분리영역으로 예정된 부분상의 질화막(4)을 노출시키는 감광막패턴(8)을 형성한다.
그다음 상기 감광막패턴(8)을 마스크로하여 노출되어 있는 질화막(4)에서 소정두께의 반도체기판(1)까지 건식식각방법으로 순차적으로 제거하여 트랜치(5)를 형성한다. 이때 상기 트랜치 식각은 소정조건, 예를들어 염소나 탄소를 포함하는 가스를 사용하여 500W 이상의 비교적 고에너지로 식각하므로 상기 트랜치(5) 내의 반도체기판(1) 표면이 손상되어 격자결함등을 갖는 손상영역(6)을 형성하게 된다. (제 2a 도 참조).
그후, 상기 손상영역(6)을 불소가 첨가된 가스를 이용하여 반도체기판(1)이 손상되지 않는 정도의 비교적 저에너지, 예를들어 30-100W 정도의 저에너지로, 소정압력, 예를들어 50-300mTorr 정도의 압력으로 반응성이 온에칭 또는 플라즈마 에칭방법으로 건식식각하여 제거한 후, 상기 구조의 전표면에 산화막(9)과 소정두께의 제 2 폴리실리콘층(10)을 순차적으로 도포한다. 이때 상기 제 2 폴리실리콘층(10)의 두께는 상기 트랜치(5)의 깊이 및 열산화 팽창 정도를 고려하여 형성한다. (제 2b 도 참조).
그후, 상기 제 2 폴리실리콘층(10)을 완전히 열산화시켜 필드산화막(11)을 형성한다. 이때 열산화시간을 조절하여 상기 반도체기판(1)과 제 1 폴리실리콘층(3) 패턴의 소정두께가 함께 산화되도록 할 수도 있다. (제 2c 도 참조).
그다음 도시되어 있지는 않으나, 상기 필드산화막(11)의 상측을 에치백하여 질화막(4) 및 제 1 폴리실리콘층(3) 패턴을 제거하여 평탄화하여 소자분리영역 특히, 주변회로 영역을 형성한다.
본발명자의 실험 결과에 따르면, 통상의 필드산화막 형성을 위한 열산화 공정은 반도체기판이나 폴리실리콘층을 약 1600Å 정도 열산화시켜 약 3500Å 정도 두께의 필드산화막을 형성하지만, 본발명에는 제 2 폴리실리콘층을 소정두께, 예를들어 500-800Å 정도 두께로 형성하고, 이를 열산화시키면 트랜치를 완전히 메울 수 있으므로, 버즈 비크이 작아진다.
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 소자분리 방법은 반도체기판상에 패드산화막과 제 1 폴리실리콘층 및 질화막을 순차적으로 적층하고, 소자분리영역으로 예정된 부분상의 질화막에서 소정두께의 반도체기판까지 순차적으로 제거하여 트랜치를 형성하며, 상기 트랜치 형성시 노출되는 반도체기판 표면의 손상영역을 동일한 식각 장비내에서 비교적 낮은 에너지로 건식식각하여 제거한 후, 상기 구조의 전표면에 산화막과 제 2 폴리실리콘층을 순차적으로 형성하고, 상기 제 2 폴리실리콘층을 열산화시켜 필드산화막을 형성하였으므로, 공정이 간단하고 버즈 비크 생성을 억제하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 반도체기판상에 패드산화막과 제 1 폴리실리콘층 및 질화막을 순차적으로 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분상의 질화막을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 질화막에서 소정두께의 반도체 기판까지 순차적으로 제거하여 트랜치를 형성하는 공정과, 상기 트랜치식각공정시 손상된 반도체기판 표면의 손상영역을 건식식각 방법으로 제거하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 구조의 전표면에 산화막을 형성하는 공정과, 상기 산화막상에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층을 열산화시켜 필드산화막을 형성하는 공정을 구비하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 트랜치 형성 공정을 염소 또는 탄소를 포함하는 가스를 사용하여 500W 이상의 식각 에너지로 식각하는 것을 특징으로하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 손상영역 식각 공정을 불소를 포함하는 가스를 사용하여 50-300mTorr의 압력으로 30-100W 정도의 식각 에너지로 식각하는 것을 특징으로하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 제 2 폴리실리콘층을 500-800Å 정도 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리 방법.
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