KR100455735B1 - 반도체소자의소자분리막형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 소자 분리막 형성방법은, 반도체 기판 상에 패드 산화막, 실리콘막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막 상에 상기 질화막의 소정 부분을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 노출된 질화막 부분의 소정 두께를 식각하는 단계와, 상기 소정 부분이 소정 두께만큼 식각된 질화막 상에 스페이서용 질화막을 증착하는 단계와, 상기 스페이서용 질화막을 전면 식각하여 스페이서를 형성함과 동시에 실리콘막을 노출시키는 단계와, 상기 노출된 실리콘막 부분을 산화시켜 필드 산화막을 형성하는 단계와, 상기 스페이서와 잔류되어 있는 질화막, 실리콘막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
최근, 반도체 제조 기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히, 소자들간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목중의 하나이다.
현재, 소자들간을 분리시키기 위하여 이용되는 기술들 중에서 가장 널리 알려진 기술은 로코스(LOCOS : LOCal Oxidation of Silicon)법과 이의 개량 기술들이다. 로코스법은 패드 산화막 및 질화막을 마스크로 사용하여 노출된 실리콘 기판 부분을 선택적으로 산화시키는 것에 의해 필드산화막을 형성시키는 기술이다.
도 1a 내지 도 1c는 종래 로코스법에 의한 소자 분리막의 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성하고, 상기 질화막(3) 상에 포토리소그라피 공정을 통해 그의 소정 부분을 노출시키는 감광막 패턴(4)을 형성한다.
그런 다음, 반도체 기판(1)의 소정 영역, 즉, 필드 산화막 예정 영역이 노출될 때까지 노출된 질화막 부분과 그 하부의 패드 산화막 부분을 소정 가스들을 이용하여 건식 식각한다.
이어서, 도 1b에 도시된 바와 같이, 식각 마스크로 사용된 감광막 패턴을 제거한 상태에서, 공지의 방법으로 노출된 반도체 기판(1) 부분 양측의 질화막(3) 및 패드 산화막(2)의 측벽에 질화막으로된 스페이서(5)를 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 노출된 반도체 기판(1) 부분을 선택적으로 열산화시켜 이웃하는 소자들간을 분리시키는 필드 산화막(6)을 형성하고, 이어서, 식각 마스크로 사용된 스페이서, 질화막 및 패드 산화막을 제거한다.
그러나, 상기와 같은 종래의 소자분리막 형성방법은 질화막 형성에 따른 스트레스와, 필드 산화 응력, 그리고, 반도체 기판을 노출시키기 위한 질화막, 패드 산화막의 식각시에 상기 반도체 기판의 표면이 과도 식각되는 것으로 인하여 후속 공정에서 게이트 전극의 전기적 특성이 저하됨은 물론 소자의 리프레쉬(Refresh) 특성이 저하되는 문제점이 있었다.
또한, 전술된 바와 같은 방법으로 필드 산화막을 형성할 경우에는, 도 1c에 도시된 바와 같이, 상기 필드 산화막이 그의 측부에서 네가티브 슬로프(Negative Slope)를 갖게 되기 때문에 후속 공정인 게이트 산화막의 형성시에 네가티브 슬로프 부분에서 상기 게이트 산화막의 두께가 얇아지는 것은 물론 게이트 전극 동작시 이 부분에 전계가 집중되어, 결과적으로는 게이트 산화막의 특성이 열화되어 전기적 특성이 열화되는 문제점이 있었다.
게다가, 질화막의 식각시에 식각 가스로 사용되는 CF4, CHF3등에 의해 노출된 실리콘 기판 표면에는 플루오린 또는 카본 등의 불순물이 존재하게 되는데, 이러한 불순물이 후속의 열공정시에 활성 영역, 예를 들어, 게이트 산화막으로 확산됨으로써 상기 게이트 산화막의 특성이 더욱 악화되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자의 전기적 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 단면도.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 패드 산화막
13 : 실리콘막 14 : 질화막
15 : 감광막 패턴 16 : 필드 산화막
20, 31 : 스페이서 21 : 스페이서용 질화막
C : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 분리막 형성방법은, 반도체 기판 상에 패드 산화막, 실리콘막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 상에 상기 질화막의 소정 부분을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 질화막 부분의 소정 두께를 식각하는 단계; 상기 소정 부분이 소정 두께만큼 식각된 질화막 상에 스페이서용 질화막을 증착하는 단계; 상기 스페이서용 질화막을 전면 식각하여 스페이서를 형성함과 동시에 실리콘막을 노출시키는 단계; 상기 노출된 실리콘막 부분을 산화시켜 필드 산화막을 형성하는 단계; 및 상기 스페이서와 잔류되어 있는 질화막, 실리콘막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 패드 산화막과 질화막 사이에 실리콘막을 개재시키기 때문에 질화막 형성에 따른 스트레스를 완화시킬 수 있고, 아울러, 질화막의 식각시에 실리콘 기판 표면이 식각되는 것을 방지할 수 있기 때문에 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 100Å 미만의 두께로 패드 산화막(12)을 형성하고, 이 상부에 실리콘막(13)을 50 내지 200Å 두께로 형성한 후, 상기 실리콘막(13) 상에 1,200 내지 2,500Å 두께로 질화막(14)을 형성한다. 여기서, 실리콘막(13)은 후속 공정인 질화막(14)의 증착시 스트레스를 완화시키는 스트레스 완충막으로서의 역할을 하며, 아울러, 상기 질화막(14)의 식각시에 상기 질화막(14)에 대한 과도 식각으로 인하여 반도체 기판(11)의 표면이 식각되는 것을 방지하는 식각방지막으로서의 역할을 한다.
또한, 실리콘막(13)과 질화막(14)간의 두께 비는 상기 질화막(14)의 형성시에 실리콘막(13)에 인가되는 스트레스로 인하여 후속 공정에서 상기 실리콘막(13) 내에 보이드(Void)와 같은 결함이 발생되지 않는 범위로 조절한다.
다음으로, 도 2b에 도시된 바와 같이, 공지된 방법으로 질화막(14) 상에 상기 질화막(14)의 소정 부분, 즉, 필드 산화막 예정 영역을 노출시키는 감광막 패턴(15)을 형성하고, 상기 감광막 패턴(15)을 식각 마스크로 하는 식각 공정을 통해 노출된 질화막 부분을 식각하여 실리콘막을 노출시키는 콘택홀(C)을 형성한다. 여기서, 질화막(14)의 식각시에는 상기 질화막(14)의 전체적인 두께의 불균일을 고려하여 실리콘막(13)의 표면 일부분이 함께 식각되도록 과도 식각하며, 이때, 과도 식각 범위는 질화막(14)의 두께에 대하여 5 내지 30%가 되도록 하여 불균일한 질화막을 완전히 제거하도록 함과 동시에 실리콘 기판이 식각되지 않도록 한다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 표면 일부분이 식각된 실리콘막(13) 부분을 열산화시켜 이 부분에 필드 산화막(16)을 형성한다. 이때, 열산화 공정은 1,000 내지 1,150℃에서 실시하며, 이러한 열산화 공정을 통해 얻어지는 필드 산화막(16)의 전체적인 두께는 2,000 내지 3,OOOÅ 정도가 되도록 한다.
상기에서, 필드 산화막(16)은 노출된 실리콘막 부분을 열산화시켜 형성하기 때문에, 도시된 바와 같이, 필드 산화막(16)의 양측부는 네가티브 슬로프가 아닌 라운딩 형태의 슬로프를 갖게 되며, 이에 따라, 후속 공정에서 게이트 산화막의 특성 저하는 일어나지 않게 된다.
그리고 나서, 도 2d에 도시된 바와 같이, 필드 산화막의 양측 기판(11) 표면에 잔류되어 있는 질화막을 인산 용액을 이용한 습식 식각 공정으로 제거한다. 이때, 식각 시간은 질화막 두께에 대하여 50 내지 300%가 과도 식각되도록 충분한 시간 동안 실시하여 실리콘막의 일정 두께가 함께 식각되도록 한다.
이후, 나머지 실리콘막과 패드 산화막을 산화 공정과 불산 용액을 이용한 세정 공정을 통해 제거하거나, 또는, 건식 식각 공정으로 제거한다. 여기서, 건식 식각 공정을 이용하는 경우에는 반도체 기판의 손상을 방지하기 위해 패드 산화막의 두께를 반드시 50Å 이상으로 형성한다.
전술된 바와 같은 본 발명의 실시예에서는 패드 산화막과 질화막 사이에 스트레스 완충막 및 식각 방지막으로서의 역할을 하는 실리콘막을 개재시키기 때문에 상기 질화막의 식각시에 반도체 기판 표면이 식각되는 것을 방지할 수 있고, 또한, 질화막의 형성시에 반도체 기판에 인가되는 스트레스를 완화시킬 수 있으며, 아울러, 반도체 기판 표면에 불순물이 침투되는 것을 방지할 수 있기 때문에 반도체 소자의 전기적 특성 저하를 방지할 수 있게 된다.
한편, 본 발명의 다른 실시예로서 도 3에 도시된 바와 같이, 열산화 공정을 진행하기 전에 실리콘막(13)을 노출시키는 콘택홀의 양측벽에 질화막으로된 스페이서(20)를 형성한 후에 열산화 공정을 진행할 수도 있다. 이것은 통상의 로코스법에 의한 필드 산화막의 형성시에 버즈-빅(bird's-beak)에 의해 활성 영역이 감소되는 것을 방지하기 위함이다.
본 발명의 또 다른 실시예로서, 도 4a에 도시된 바와 같이, 질화막(14)의 식각 단계에서 상기 질화막(14)의 식각 정도를 전체 두께에 대해서 80 내지 98% 정도만 식각한 후, 이러한 질화막(14) 상에 스패이서용 질화막(30)을 증착한다. 이때, 스페이서용 질화막(30)은 100 내지 4OOÅ 두께로 증착한다.
그런 다음, 도 4b에 도시된 바와 같이, 스페이서용 질화막을 전면 식각하여 스페이서(31)를 형성하고, 아울러, 실리콘막(13)도 노출시킨다.
이후, 전술된 본 발명의 실시예와 동일한 공정을 진행하여 필드 산화막을 형성한다.
이상에서와 같이, 본 발명은 패드 산화막과 질화막 사이에 스트레스 완충막 및 식각방지막의 역할을 하는 실리콘막을 개재시킴으로써, 스트레스에 의한 결함 발생 및 반도체 기판이 손상되는 것을 방지할 수 있고, 아울러, 필드 산화막의 프로파일(Profile)을 라운딩 형태로 만들 수 있기 때문에 전기적 특성이 우수한 반도체 소자를 제조할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (9)
- 반도체 기판 상에 패드 산화막, 실리콘막 및 질화막을 순차적으로 형성하는 단계;상기 질화막 상에 상기 질화막의 소정 부분을 노출시키는 감광막 패턴을 형성하는 단계;상기 노출된 질화막 부분의 소정 두께를 식각하는 단계:상기 소정 부분이 소정 두께만큼 식각된 질화막 상에 스페이서용 질화막을 증착하는 단계;상기 스페이서용 질화막을 전면 식각하여 스페이서를 형성함과 동시에 실리콘막을 노출시키는 단계;상기 노출된 실리콘막 부분을 산화시켜 필드 산화막을 형성하는 단계; 및상기 스페이서와 잔류되어 있는 질화막, 실리콘막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 패드 산화막은 10 내지 100Å 두께로 형성하고, 상기 실리콘막은 50 내지 2OOÅ 두께로 형성하며, 상기 질화막은 1,200 내지 2,500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 노출된 질화막 부분을 식각하는 단계는상기 질화막의 전체 두께에 대하여 80 내지 98%를 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 스페이서용 질화막은 100 내지 400Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 필드 산화막은 1,000 내지 1,150℃ 온도에서 2,000 내지 3,OOOÅ 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 질화막의 제거는 인산 용액으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 질화막의 제거시에 상기 실리콘막의 소정 두께가 함께 제거되도록 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 실리콘막과 패드 산화막의 제거는 산화 공정과 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 8 항에 있어서, 상기 습식 식각 공정은 불산 용액으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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1998
- 1998-06-30 KR KR10-1998-0025815A patent/KR100455735B1/ko not_active IP Right Cessation
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000004383A (ko) | 2000-01-25 |
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