KR0176198B1 - 반도체 장치의 소자분리막 형성방법 - Google Patents

Abstract

소자분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판상에 패드 산화막 및 산화방지막을 적충하는 단계, 소자분리막이 형성될 영역의 상기 산화방지막을 식각하여 개구부를 형성하는 단계, 개구부가 형성된 상기 결과물에 대한 산화공정을 실시하여 제1산화막을 형성하는 단게, 제1산화막이 형성된 결과물 상에 질화물을 중착한 다음 이방성식각하여 상기 산화방지막의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 식각마스크로 사용하여 반도체 기판 표면에 리세스(recess)를 형성하는 단계, 리세스가 형성된 결과물에 대한 산화공정을 진행하여 제2산화막을 형성하는 단계, 및 상기 산화방지막 및 스페이서를 제거하여 소자분리막을 완성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 후속 공정 마진 감소, 게이트 도전층 형성을 위한 사진 공정에서의 해상도 감소 및 게이트 산화막의 신뢰성 감소 등과 같은 종래 문제점을 해결할 수 있다.

Description

반도체 장치의 소자분리막 형성방법

제1도 내지 제5도는 종래의 일반적인 질화물 스페이서를 이용한 완전-리세스된 LOCOS방식에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.

제6도 내지 제11도는 본 발명의 실시예 1에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.

제12도는 본 발명의 실시예 2에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.

제13도는 본 발명의 실시예 3에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 완전-리세스된 로코스 공정(fully recessed LOCOS process)을 이용한 반도체 장치의 소자분리막 형성방법에 관한 것이다.

반도체 장치의 고집적화 추세에 따라 개개의 소자를 전기적으로 분리시키는 소자분리 기술의 연구개발이 활발하게 진행되고 있다.

소자분리막 형성공정은 모든 제조공정단계에 있어서 초기단계의 공정으로써 액티브영역의 크기 및 후공정의 공정마진(margin)을 좌우하게 된다.

소자분리 기술로서 종래에는, 국부적 산화(LOCAL Oxidation of Silicon, 이하 LOCOS라 한다) 방법이 일반적으로 사용되어 왔다. 이는, 비활성영역, 즉 소자분리영역의 실리콘 기판에 세미리세스(semi-recess)된 소자분리막을 형성하는 방식으로서, 그 제조방법이 간단하나 활성영역 측으로 파고드는 모양으로 형성되는 버즈비크(Bird's beak)를 발생시키기 때문에 서브 마이크론급의 소자분리막 제조방법으로는 부적당하다.

또한, 실리콘 기판 이하로의 산화 깊이가 적어 패턴의 미세화에 따른 소자의 전기적 분리가 불가능하게 되었다.

이를 극복하기 위해, 최근에는 질화물 스페이서를 산화방지막으로 실리콘질화막 측벽에 형성함과 동시에, 소자분리막 형성전, 실리콘 기판을 일정깊이로 식각한 후 산화시켜 소자분리막을 형성하는 기술 즉, 질화물 스페이서를 이용한 완전-리세스된 LOCOS방식이 각광 받고 있다.

제1도 내지 제5도는 종래의 일반적인 질화물 스페이서를 이용한 완전-리세스된 LOCOS방식에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.

반도체 기판(10)상에 패드산화막(12)과 산화방지막으로서 실리콘 질화막(14)을 적충한 후, 소자분리 영역의 실리콘 질화막을 식각하여 개구부(h1)를 형성한다(제1도).

이어서, 개구부가 형성된 결과물 전면에 실리콘 질화물을 중착한 다음, 이방성식각하여 실리콘 질화막(14)의 측벽에 스페이서(16)를 형성한다(제2도). 여기에서, 상기 스페이서(16)는 활성영역 측으로 파고드는 모양의 버즈비크 형상을 억제하기 위해 형성하며, 이에 의해 상기 개구부(h1)의 폭이 좁아지게 된다.

계속해서, 스페이서(16)를 식각마스크로 사용하여 반도체 기판(10)을 일정깊이로 식각함으로써 리세스(r1)를 형성하고(제3도), 그 결과물에 대한 열산화공정을 실시함으로써 산화막(18)을 형성한 다음(제4도), 실리콘 질화막(14) 및 스페이서(16)를 제거하고 희생산화막 공정을 행함으로써 소자분리막(20)을 완성한다(제5도).

상기 방식에 의하면, 소자분리막이 형성될 영역 주변에 질화물로 된 스페이서를 형성함으로써, 소자분리막 형성 시, 버즈비크가 성장되는 것을 억제할 수 있다. 또한, 소자분리막이 형성될 반도체 기판 표면에 일정 깊이의 리세스를 형성함으로써 실리콘 기판 내에 형성되는 소자분리막의 두께를 어느정도 증가시킬 수 있었다.

그러나, 상기 종래 방법은 다음과 같은 문제점을 가지고 있다.

첫째, 반도체 소자의 집적도가 더욱 증가하면서 소자분리 영역의 크기도 더욱 작아져, 소자분리막이 충분한 두께로 형성되지 못한다.

일반적으로, 소자분리 영역의 폭이 좁을수록 열산화되어 형성되는 산화막의 두께가 얇아지는 현상이 발생하는데, 이는 질화물 스페이서에 의해 소자분리 영역의 폭이 더욱 좁아진 상기 종래 방법에서 더욱 심각하게 나타나고, 후속공정의 마진을 감소시키는 요인이 된다.

둘째, 질화물 스페이서에 의해 활성영역 측으로의 산화가 제한되어 버즈 비크의 성장이 억제되긴 하나, 리세스된 기판과 질화물 스페이서의 경계부위의 형성되는 소자분리막이 급경사의 프로파일을 갖게 된다. 이는 후속 사진 공정, 특히 게이트 도전층 형성을 위한 사진공정에서의 해상도를 감소시키는 원인이 된다.

셋째, 소자분리막과 활성영역과의 경계부분에 가파른 활성영역의 모서리(abrupt active edge, A)가 발생된다. 이는, 게이트 산화막의 신뢰성을 저하시키며, 접합 누설전류를 증가시켜 소자의 동작 특성을 떨어뜨리게 된다.

본 발명의 목적은 개선된 완전-리세스된 로코스 공정을 이용한 소자분리막 형성방법을 제공한데 있다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 소자분리막 형성방법은, 소자 분리 영역에 형성된 산화막을 부분적으로 식각하여 리세스를 형성한 다음, 이를 열산화시켜 소자분리막을 형성하는 것을 특징으로 한다. 여기에서, 상기 산화막은 통상의 로코스 방법에 의해 1000Å~2000Å정도의 두께로 형성된 것이 바람직하다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 소자분리막 형성방법은 또한, 반도체 기판 상에 패드 산화막 및 산화방지막을 적층하는 제1단계; 소자분리막이 형성될 영역의 상기 산화방지막을 식각하여 개구부를 형성하는 제2단계;

개구부가 형성된 상기 결과물에 대한 산화공정을 실시하여 제1산화막을 형성하는 제3단계;

제1산화막이 형성된 결과물 상에 질화물을 증착한 다음 이방성식각하여 상기 산화방지막의 측벽에 스페이서를 형성하는 제4단계;

상기 스페이서를 식각마스크로 사용하여 반도체 기판 표면에 리세스(recess)를 형성하는 제5단계;

리세스가 형성된 결과물에 대한 산화공정을 진행하여 제2산화막을 형성하는 제6단계; 및 상기 산화방지막 및 스페이서를 제거하여 소자분리막을 완성하는 제7단계를 구비하는 것을 특징으로 한다.

본 발명에 실시예 1에 의한 리세스 형성단계는, 제1산화막을 부분적으로 식각하여 제1산화막보다 얇은 두께의 리세스를 형성하는 것을 특징으로 한다.

본 발명의 실시예 2에 의한 리세스 형성단계는, 제1산화막을 완전히 식각하여 제1산화막 두께와 동일한 두께의 리세스를 형성하는 것을 특징으로 한다.

본 발명의 실시예 3에 의한 리세스 형성단계는, 제1산화막 및 반도체 기판을 부분적으로 식각하여 제1산화막 보다 두꺼운 두께의 리세스를 형성하는 것을 특징으로 한다.

한편, 상기 제1산화막은 버즈비크가 형성되지 않을 정도의 얇은 두께로 예를 들면, 1000Å~2000Å 정도의 두께로 형성하는 것이 바람직하다.

본 발명에 따르면, 후속 공정 마진 감소, 게이트 도전층 형성을 위한 사진공정에서의 해상도 감소 및 게이트 산화막의 신뢰성 감소 등과 같은 종래 문제점을 해결할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

[실시예 1]

제6도 내지 제11도는 본 발명의 실시예 1에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도들이다.

제6도는 패드산화막(32), 산화방지막(34) 및 개구부(h2)를 형성하는 단계를 도시한 것으로서, 반도체 기판(30) 상에 열산화법을 이용하여 패드산화막(32)을 형성하는 제1공정, 상기 패드산화막(32) 상에, 예컨대 실리콘 질화물과 같은 물질을 도포하여 산화방지막(34)을 형성하는 제2공정 및 상기 산화방지막(34)을 패터닝하여 소자분리막이 형성될 영역의 상기 패드산화막(32)을 노출시키는 개구부(h2)를 형성하는 제3공정으로 진행된다.

상기 패드산화막(32)의 두께는, 예컨대 100Å~300Å으로 형성한다.

상기 실리콘 질화막은, 예컨대 저압 화학 기상침적법(LPCVD)으로, 예컨대 1,500Å~2,000Å의 두께로 중착된다.

제7도는 제1산화막(36)을 형성하는 단계를 도시한 것으로서, 개구부(h2)를 통해 노출된 반도체 기판을 열산화함으로써 제1산화막(36)을 형성하는 공정으로 진행된다.

상기 제1산화막(36)은 통상의 열산화 공정을 이용하여 버즈비크의 형성이 방지될 수 있을 정도의 두께, 예를 들면, 1000Å~2000Å 정도의 두께로 형성하는 것이 바람직하다.

이때, 스페이서가 형성되지 않은 상태에서 제1산화막(36)이 형성되므로 산화영역의 폭이 좁아지지 않는다. 따라서, 종래의 방법에 비해 산화막의 두께가 얇아지는 현상이 크게 줄어들게 된다.

제8도는 스페이서(38)를 형성하는 단계를 도시한 것으로서, 제1산화막이 형성된 결과물 상에 질화막을 형성하는 제1공정 및 상기 질화막을 이방성식각하여 상기 산화방지막(34)의 측벽에 질화물 스페이서(38)를 형성하는 제2공정으로 진행된다.

상기 질화물 스페이서(38)는 제2산화막 형성시 버즈비크의 형성을 억제하며, 제1산화막(36) 상에 형성하기 때문에 최종 소자분리막이 급격한 경사를 갖는 것을 방지한다.

제9도는 리세스(r2)를 형성하는 단계를 도시한 것으로서, 상기 스페이서(38)를 식각마스크로 사용하여 상기 제1산화막(36)을 일정깊이로 식각하는 공정으로 진행된다.

본 발명의 실시예 1에 따르면, 상기 리세스(r2)는 제1산화막(36)내에, 상기 제1산화막(36)보다 얇게 형성된다.

제10도는 제2산화막(40)을 형성하는 단계를 도시한 것으로서, 리세스(r2)가 형성된 결과물을 열산화시킴으로써 제2산화막(40)을 형성하는 공정으로 진행된다.

이때, 리세스가 형성된 부분의 반도체 기판(30) 쪽에서 산화가 더 깊게 진행되어 유효 소자분리 깊이가 증가된다. 한편, 제2산화막 형성을 위한 열산화공정이 진행되는 동안, 횡방향으로의 버즈비크의 성장은 상기 질화물 스페이서(38)에 의해 억제된다.

여기에서 상기 제2산화막(40)은 그 두께가 1500Å~3000Å 정도를 갖도록 형성하는 것이 바람직하다.

제11도는 소자분리막(42)을 완성하는 단계를 도시한 것으로서, 상기 산화방지막(34) 및 질화물 스페이서(38)을 제거하여 최종 형태의 소자분리막(42)을 형성한다.

여기에서, 상기 산화방지막 및 스페이서 제거 공정 후, 열산화 공정에 의해 손상 받은 반도체 기판 표면을 회복시키기 위하여 희생산화막 공정을 실시할 수 있다.

상술한 바와 같이 본 발명의 일 실시예에 따르면 다음과 같은 장점이 있다.

첫째, 종래 기술과는 달리 질화물 스페이서에 의해 산화영역의 폭이 좁아지지 않기 때문에, 소자분리막이 얇게 형성되는 것을 방지할 수 있다.

둘째, LOCOS방법으로 형성된 제1산화막 상에 질화물 스페이서를 형성하기 때문에, 종래 질화물 스페이서 제거 후 발생되는 급경사를 근본적으로 막을 수 있다.

셋째, 활성영역과 소자분리막의 계면이 일반적인 LOCOS와 같이 형성되므로, 종래에서와 같은 가파른 활성영역 모서리(제5도의 'A'참조)가 형성되지 않는다. 따라서, 게이트 산화막의 신뢰성 저하 및 접합 누설전류 증가 등의 문제를 야기시키지 않는다.

[실시예 2]

제12도는 본 발명의 실시예 2에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.

실시예 1의 제8도까지 공정을 진행한 후, 상기 질화물 스페이서를 식각 마스크로 사용하여 상기 반도체 기판(30) 표면이 노출될 때까지 상기 제1산화막(36)을 제거하는 공정을 진행하여 리세스(r3)를 형성한다. 즉, 상기 리세스(r3)는 제1산화막(36)과 동일한 크기로 형성된다. 이 후의 공정은 상술한 실시예 1의 방법과 동일하다.

[실시예 3]

제13도는 본 발명의 실시예 3에 의한 소자분리막 형성방법을 설명하기 위해 도시한 단면도이다.

실시예 1의 제8도까지 공정을 진행한 후, 상기 질화물 스페이서를 식각마스크로 사용하여 상기 제1산화막(38) 및 반도체 기판(30)을 식각하는 공정을 진행하여 리세스(r4)를 형성한다. 즉, 상기 리세스(r4)는 제1산화막(36)의 두께보다 더 깊이 형성된다. 이 후의 공정은 상술한 실시예 1의 방법과 동일하다.

상기 제2 및 실시예 3에 의하면, 상기 실시예 1의 방법으로 형성된 소자분리막에 비하여 반도체 기판 쪽으로 더 깊게 형성할 수 있으므로, 소자 간의 분리효과를 높일 수 있다.

상술한 바와 같이 본 발명에 따르면, 두 번의 산화공정을 통해 소자분리막을 형성함으로써, 후속 공정 마진 감소, 게이트 도전층 형성을 위한 사진공정에서의 해상도 감소 및 게이트 산화막의 신뢰성 감소 등을 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (9)

1. 반도체 장치의 소자분리막 형성방법에 있어서, 소자분리 영역에 형성된 산화막을 부분적으로 식각하여 리세스를 형성한 다음, 이를 열산화시켜 소자분리막을 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
2. 제1항에 있어서, 상기 산화막은 통상의 로코스 방법에 의해 형성된 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
3. 제2항에 있어서, 상기 산화막은 1000Å~2000Å정도의 두께로 형성된 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
4. 반도체 기판 상에 패드 산화막 및 산화방지막을 적충하는 제1단계; 소자분리막이 형성될 영역의 상기 산화방지막을 식각하여 개구부를 형성하는 제2단계; 개구부가 형성된 상기 결과물에 대한 산화공정을 실시하여 제1산화막을 형성하는 제3단계; 제1산화막이 형성된 결과물 상에 질화물을 증착한 다음 이방성식각하여 상기 산화방지막의 측벽에 스페이서를 형성하는 제4단계; 상기 스페이서를 식각마스크로 사용하여 반도체 기판 표면에 리세스(recess)를 형성하는 제5단계; 리세스가 형성된 결과물에 대한 산화공정을 진행하여 제2산화막을 형성하는 제6단계; 및 상기 산화방지막 및 스페이서를 제거하여 소자분리막을 완성하는 제7단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
5. 제4항에 있어서, 반도체 기판 표면에 형성하는 상기 리세스는 제1산화막을 부분적으로 식각하여 제1산화막 두께보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
6. 제4항에 있어서, 반도체 기판 표면에 형성하는 상기 리세스는 제1산화막을 완전히 식각하여 제1산화막 두께와 동일하게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
7. 제4항에 있어서, 반도체 기판 표면에 형성하는 상기 리세스는 제1산화막 및 반도체 기판을 부분적으로 식각하여 제1산화막 보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
8. 제4항에 있어서, 상기 제1산화막은 버즈비크가 형성되지 않을 정도의 얇은 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
9. 제8항에 있어서, 상기 제1산화막은 1000Å~2000Å 정도의 두께로 형성하는특징으로 하는 반도체 장치의 소자분리막 형성방법.