JPH09330923A - 半導体装置の素子分離膜形成方法 - Google Patents
半導体装置の素子分離膜形成方法Info
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- JPH09330923A JPH09330923A JP9058808A JP5880897A JPH09330923A JP H09330923 A JPH09330923 A JP H09330923A JP 9058808 A JP9058808 A JP 9058808A JP 5880897 A JP5880897 A JP 5880897A JP H09330923 A JPH09330923 A JP H09330923A
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Abstract
(57)【要約】
【課題】 素子分離特性及び電気的特性を向上させうる
半導体装置の素子分離膜の形成方法を提供する。 【解決手段】 半導体基板３０上の素子分離領域内に形
成された第１酸化膜３６の中心部を部分的に所定深さに
蝕刻してリセスを形成する。前記第１酸化膜３６のリセ
スが形成された部分のみを選択的に熱酸化させ第２酸化
膜４０を形成することにより、その縁部は第１酸化膜３
６で、その中心部は第２酸化膜４０よりなる素子分離膜
を形成する。前記第１酸化膜３６はＬＯＣＯＳ方法を用
いてバーズビークの発生されない厚さ、約１０００Å〜
２０００Åほどで形成し、第２酸化膜４０は窒化物スペ
ーサ３８を用いて１５００Å〜３０００Åほどの厚さで
形成する。
半導体装置の素子分離膜の形成方法を提供する。 【解決手段】 半導体基板３０上の素子分離領域内に形
成された第１酸化膜３６の中心部を部分的に所定深さに
蝕刻してリセスを形成する。前記第１酸化膜３６のリセ
スが形成された部分のみを選択的に熱酸化させ第２酸化
膜４０を形成することにより、その縁部は第１酸化膜３
６で、その中心部は第２酸化膜４０よりなる素子分離膜
を形成する。前記第１酸化膜３６はＬＯＣＯＳ方法を用
いてバーズビークの発生されない厚さ、約１０００Å〜
２０００Åほどで形成し、第２酸化膜４０は窒化物スペ
ーサ３８を用いて１５００Å〜３０００Åほどの厚さで
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
製造方法に係り、特に半導体装置の素子分離膜形成方法
に関する。
製造方法に係り、特に半導体装置の素子分離膜形成方法
に関する。
【０００２】
【従来の技術】半導体装置の高集積化趨勢によりそれぞ
れの素子を電気的に分離させる素子分離技術の研究開発
が活発に進行されている。素子分離技術として従来には
局部的酸化（Local Oxidation of Silicon、以下ＬＯＣ
ＯＳと称する）方法が一般的に使用されて来た。ＬＯＣ
ＯＳ方法は、非活性領域、即ちシリコン基板の素子分離
領域内にセミリセス（semi-recess ）された素子分離膜
を形成する方式であって、その製造工程が簡単である。
しかし、ＬＯＣＯＳ方法によると素子分離膜が活性領域
側に食込む形で形成されるバーズビーク（Bird's beak
）が発生するのでサブミクロン級素子の素子分離膜の
製造方法としては不適当である。
れの素子を電気的に分離させる素子分離技術の研究開発
が活発に進行されている。素子分離技術として従来には
局部的酸化（Local Oxidation of Silicon、以下ＬＯＣ
ＯＳと称する）方法が一般的に使用されて来た。ＬＯＣ
ＯＳ方法は、非活性領域、即ちシリコン基板の素子分離
領域内にセミリセス（semi-recess ）された素子分離膜
を形成する方式であって、その製造工程が簡単である。
しかし、ＬＯＣＯＳ方法によると素子分離膜が活性領域
側に食込む形で形成されるバーズビーク（Bird's beak
）が発生するのでサブミクロン級素子の素子分離膜の
製造方法としては不適当である。
【０００３】また、シリコン基板の表面下に成長される
酸化膜が薄くてパターンの微細化された素子の電気的分
離が不可能である。これを克服するため最近には、酸化
防止膜として窒化物スペーサをシリコン窒化膜パターン
の側壁に形成し、シリコン基板を一定の深さで蝕刻して
から酸化させ、素子分離膜を形成する技術、即ち窒化物
スペーサを用いた完全−リセスされたＬＯＣＯＳ（Full
y Recessed LOCOS）方式が脚光を浴びている。
酸化膜が薄くてパターンの微細化された素子の電気的分
離が不可能である。これを克服するため最近には、酸化
防止膜として窒化物スペーサをシリコン窒化膜パターン
の側壁に形成し、シリコン基板を一定の深さで蝕刻して
から酸化させ、素子分離膜を形成する技術、即ち窒化物
スペーサを用いた完全−リセスされたＬＯＣＯＳ（Full
y Recessed LOCOS）方式が脚光を浴びている。
【０００４】図１乃至図５は従来の窒化物スペーサを用
いた完全−リセスされたＬＯＣＯＳ方式による素子分離
膜の形成方法を説明するため示した断面図である。図１
を参照すれば、半導体基板１０上にパッド酸化膜１２と
酸化防止膜とでシリコン窒化膜を積層した後、シリコン
窒化膜を蝕刻して素子分離領域Ｓ1 内のパッド酸化膜を
露出させる開口部Ｔ1 が形成され、所定の幅Ｓ1 を有す
るシリコン窒化膜パターン１４を形成する。
いた完全−リセスされたＬＯＣＯＳ方式による素子分離
膜の形成方法を説明するため示した断面図である。図１
を参照すれば、半導体基板１０上にパッド酸化膜１２と
酸化防止膜とでシリコン窒化膜を積層した後、シリコン
窒化膜を蝕刻して素子分離領域Ｓ1 内のパッド酸化膜を
露出させる開口部Ｔ1 が形成され、所定の幅Ｓ1 を有す
るシリコン窒化膜パターン１４を形成する。
【０００５】図２を参照すれば、シリコン窒化膜パター
ン１４が形成されたシリコン基板１０の全面にシリコン
窒化物を蒸着した後、これを異方性蝕刻してシリコン窒
化膜パターン１４の側壁にスペーサ１６を形成する。こ
こで、スペーサ１６は活性領域Ａ1 側に食込む形のバー
ズビークの形成を抑制するため形成し、このスペーサ１
６によりパッド酸化膜を露出させる開口部Ｔ１の大きさ
が縮むことになる（Ｓ1 ＞Ｓ11）。
ン１４が形成されたシリコン基板１０の全面にシリコン
窒化物を蒸着した後、これを異方性蝕刻してシリコン窒
化膜パターン１４の側壁にスペーサ１６を形成する。こ
こで、スペーサ１６は活性領域Ａ1 側に食込む形のバー
ズビークの形成を抑制するため形成し、このスペーサ１
６によりパッド酸化膜を露出させる開口部Ｔ１の大きさ
が縮むことになる（Ｓ1 ＞Ｓ11）。
【０００６】図３を参照すれば、シリコン窒化膜パター
ン１４及びスペーサ１６を蝕刻マスクで使用して半導体
基板１０を一定の深さで蝕刻することによりリセスｒ1
を形成する。次いで、図４のようにリセスｒ1 が形成さ
れた結果物に対した熱酸化工程を行うことにより所定の
厚さを有する酸化膜１８を形成する。次いで、図５に示
されたように、シリコン窒化膜パターン１４及びスペー
サ１６を除去することにより素子分離膜２０を完成する
（図５）。
ン１４及びスペーサ１６を蝕刻マスクで使用して半導体
基板１０を一定の深さで蝕刻することによりリセスｒ1
を形成する。次いで、図４のようにリセスｒ1 が形成さ
れた結果物に対した熱酸化工程を行うことにより所定の
厚さを有する酸化膜１８を形成する。次いで、図５に示
されたように、シリコン窒化膜パターン１４及びスペー
サ１６を除去することにより素子分離膜２０を完成する
（図５）。
【０００７】前記完全−リセスされたＬＯＣＯＳ方式に
よれば、半導体基板の表面にリセスｒ1 を形成すること
により半導体基板の表面下に形成される素子分離膜の厚
さＴを多少増加させうる。しかし、前記従来の方法は次
のような問題点を有している。第１に、薄い素子分離膜
が形成される。
よれば、半導体基板の表面にリセスｒ1 を形成すること
により半導体基板の表面下に形成される素子分離膜の厚
さＴを多少増加させうる。しかし、前記従来の方法は次
のような問題点を有している。第１に、薄い素子分離膜
が形成される。
【０００８】一般的に、素子分離領域の開口部Ｔ1 の幅
Ｓ11が狭いほど、熱酸化され形成される酸化膜が薄くな
る酸化膜薄効果（oxide thinning effect ）が現れる。
このような現象は半導体素子が高集積化されるほど多く
発生され、窒化物スペーサにより開口部Ｔ1 の幅Ｓ11が
さらに狭くなった前記従来の方法で深刻に発生する。こ
の効果に因した薄い素子分離膜は微細化された素子を電
気的に分離させることができなくし、これは後続工程の
マージンを減少させる要因となる。
Ｓ11が狭いほど、熱酸化され形成される酸化膜が薄くな
る酸化膜薄効果（oxide thinning effect ）が現れる。
このような現象は半導体素子が高集積化されるほど多く
発生され、窒化物スペーサにより開口部Ｔ1 の幅Ｓ11が
さらに狭くなった前記従来の方法で深刻に発生する。こ
の効果に因した薄い素子分離膜は微細化された素子を電
気的に分離させることができなくし、これは後続工程の
マージンを減少させる要因となる。
【０００９】第２に、素子分離膜のプロファイルが悪く
なる。窒化物スペーサにより、リセスされた基板と窒化
物スペーサとの境界部位に形成される素子分離膜が急傾
斜Ｓ’のプロファイルを有することになる。これは後続
写真工程、特にゲート導電層の形成のための写真工程で
の解像度を減少させる原因となる。
なる。窒化物スペーサにより、リセスされた基板と窒化
物スペーサとの境界部位に形成される素子分離膜が急傾
斜Ｓ’のプロファイルを有することになる。これは後続
写真工程、特にゲート導電層の形成のための写真工程で
の解像度を減少させる原因となる。
【００１０】第３に、活性領域の急な角部（abrupt act
ive edge、図５のＥ）が形成される。素子分離膜と活性
領域との境界部分で露出されている活性領域の急な角部
にゲート酸化膜を形成する場合、この部分に形成される
ゲート酸化膜が他の部分に形成されるゲート酸化膜より
薄くなる。これにより、ゲート酸化膜の信頼性が低下さ
れ、接合漏れ電流が増加され素子の動作特性が劣る。
ive edge、図５のＥ）が形成される。素子分離膜と活性
領域との境界部分で露出されている活性領域の急な角部
にゲート酸化膜を形成する場合、この部分に形成される
ゲート酸化膜が他の部分に形成されるゲート酸化膜より
薄くなる。これにより、ゲート酸化膜の信頼性が低下さ
れ、接合漏れ電流が増加され素子の動作特性が劣る。
【００１１】
【発明が解決しょうとする課題】本発明の目的は素子分
離膜が薄く形成されることを防止し、素子分離膜と活性
領域の境界部のプロファイルを改善しうる素子分離膜の
形成方法を提供することにある。
離膜が薄く形成されることを防止し、素子分離膜と活性
領域の境界部のプロファイルを改善しうる素子分離膜の
形成方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
本発明は、半導体基板上の素子分離領域内に形成された
第１酸化膜の中心部を部分的に所定深さに蝕刻してリセ
スを形成する。前記第１酸化膜のリセスが形成された部
分のみを選択的に熱酸化させ第２酸化膜を形成すること
により、その縁部は第１酸化膜で、その中心部は第２酸
化膜よりなる素子分離膜を形成する。前記第１酸化膜は
ＬＯＣＯＳ方法を用いてバーズビークの発生されない厚
さ、約１０００Å〜２０００Åほどで形成し、第２酸化
膜は窒化物スペーサを用いて１５００Å〜３０００Åほ
どの厚さで形成する。
本発明は、半導体基板上の素子分離領域内に形成された
第１酸化膜の中心部を部分的に所定深さに蝕刻してリセ
スを形成する。前記第１酸化膜のリセスが形成された部
分のみを選択的に熱酸化させ第２酸化膜を形成すること
により、その縁部は第１酸化膜で、その中心部は第２酸
化膜よりなる素子分離膜を形成する。前記第１酸化膜は
ＬＯＣＯＳ方法を用いてバーズビークの発生されない厚
さ、約１０００Å〜２０００Åほどで形成し、第２酸化
膜は窒化物スペーサを用いて１５００Å〜３０００Åほ
どの厚さで形成する。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳しく説明する。図６乃至図１１は本発明の
第１実施例による素子分離膜の形成方法を説明するため
の断面図である。図６はパッド酸化膜３２及び酸化防止
膜パターン３４を形成する段階を示したものであって、
半導体基板３０上にパッド酸化膜３２と酸化防止膜を順
次に形成した後、前記酸化防止膜をパタニングして素子
分離膜が形成される素子分離領域内の前記パッド酸化膜
３２を露出させ、所定の幅Ｓ2 を有する開口部Ｔ2 が形
成された酸化防止膜パターン３４を形成する。
明をさらに詳しく説明する。図６乃至図１１は本発明の
第１実施例による素子分離膜の形成方法を説明するため
の断面図である。図６はパッド酸化膜３２及び酸化防止
膜パターン３４を形成する段階を示したものであって、
半導体基板３０上にパッド酸化膜３２と酸化防止膜を順
次に形成した後、前記酸化防止膜をパタニングして素子
分離膜が形成される素子分離領域内の前記パッド酸化膜
３２を露出させ、所定の幅Ｓ2 を有する開口部Ｔ2 が形
成された酸化防止膜パターン３４を形成する。
【００１４】前記パッド酸化膜３２は前記半導体基板の
表面を酸化する方法を用い、例えば１００Å〜３００Å
に形成し、前記酸化防止膜は所定の熱酸化工程に対して
前記基板の酸化を防止するため、例えばシリコン窒化物
を低圧化学気相蒸着法（ＬＰＣＶＤ）を使用して１５０
０Å〜２０００Åほどの厚さで蒸着して形成する。図７
は第１酸化膜３６を形成する段階を示したものであっ
て、前記開口部Ｔ2により露出されたパッド酸化膜３２
の下部の半導体基板３０を熱酸化（第１酸化工程）して
第１酸化膜３６を形成する。
表面を酸化する方法を用い、例えば１００Å〜３００Å
に形成し、前記酸化防止膜は所定の熱酸化工程に対して
前記基板の酸化を防止するため、例えばシリコン窒化物
を低圧化学気相蒸着法（ＬＰＣＶＤ）を使用して１５０
０Å〜２０００Åほどの厚さで蒸着して形成する。図７
は第１酸化膜３６を形成する段階を示したものであっ
て、前記開口部Ｔ2により露出されたパッド酸化膜３２
の下部の半導体基板３０を熱酸化（第１酸化工程）して
第１酸化膜３６を形成する。
【００１５】このように前記第１酸化膜３６は通常の熱
酸化工程を用いて形成し、この際バーズビークの形成が
防止されうるほどの厚さ、例えば１０００Å〜２０００
Åほどの厚さで形成することが望ましい。ここで、従来
の場合と異なり、酸化防止膜パターン３４の側壁にスペ
ーサが形成されていない状態で第１酸化膜３６が形成さ
れるので、開口部Ｔ2 の幅が狭くならない。従って、従
来の方法に比べ、酸化膜が薄くなる現象を大幅減らすこ
とになる。また、前記第１酸化膜３６を、一般的なＬＯ
ＣＯＳを使用する場合バーズビークが発生されないと知
られている厚さ、即ち３０００Å未満の厚さ、望ましく
は１０００Å〜２０００Åほどの厚さで形成するので活
性領域Ａ2 側に食込むバーズビークの発生が防止され
る。
酸化工程を用いて形成し、この際バーズビークの形成が
防止されうるほどの厚さ、例えば１０００Å〜２０００
Åほどの厚さで形成することが望ましい。ここで、従来
の場合と異なり、酸化防止膜パターン３４の側壁にスペ
ーサが形成されていない状態で第１酸化膜３６が形成さ
れるので、開口部Ｔ2 の幅が狭くならない。従って、従
来の方法に比べ、酸化膜が薄くなる現象を大幅減らすこ
とになる。また、前記第１酸化膜３６を、一般的なＬＯ
ＣＯＳを使用する場合バーズビークが発生されないと知
られている厚さ、即ち３０００Å未満の厚さ、望ましく
は１０００Å〜２０００Åほどの厚さで形成するので活
性領域Ａ2 側に食込むバーズビークの発生が防止され
る。
【００１６】図８はスペーサ３８を形成する段階を示し
たものであって、第１酸化膜３６が形成された結果物上
に絶縁層を形成し、前記絶縁層を異方性蝕刻して前記酸
化防止膜パターンの側壁に所定の幅を有するスペーサ３
８を形成する。前記スペーサ３８の形成のための絶縁層
は、以降のリセスの形成のための蝕刻時、前記第１酸化
膜３６よりその蝕刻率が小さく、所定の熱酸化工程に対
して前記基板（第１酸化膜の下部の基板）の酸化を抑制
しうる物質、例えばシリコン窒化物で形成する。シリコ
ン窒化物で形成された前記スペーサ３８は後続される前
記第１酸化膜の蝕刻工程で蝕刻マスクとして使用される
だけでなく、後続の第２酸化膜形成時バーズビークの形
成を抑制する役割をする。
たものであって、第１酸化膜３６が形成された結果物上
に絶縁層を形成し、前記絶縁層を異方性蝕刻して前記酸
化防止膜パターンの側壁に所定の幅を有するスペーサ３
８を形成する。前記スペーサ３８の形成のための絶縁層
は、以降のリセスの形成のための蝕刻時、前記第１酸化
膜３６よりその蝕刻率が小さく、所定の熱酸化工程に対
して前記基板（第１酸化膜の下部の基板）の酸化を抑制
しうる物質、例えばシリコン窒化物で形成する。シリコ
ン窒化物で形成された前記スペーサ３８は後続される前
記第１酸化膜の蝕刻工程で蝕刻マスクとして使用される
だけでなく、後続の第２酸化膜形成時バーズビークの形
成を抑制する役割をする。
【００１７】図９はリセスｒ2 を形成する段階を示した
ものであって、前記酸化防止膜パターン３４及びスペー
サ３８を蝕刻マスクで使用し、前記第１酸化膜３６を一
定の深さに蝕刻してリセスｒ2 を形成する。前記リセス
ｒ2 は通常の異方性蝕刻工程により形成でき、第１酸化
膜内に形成され、その深さが第１酸化膜３６の厚さより
深くなく形成される（第１実施例）。他の方法では、前
記第１酸化膜３６の厚さと同じ深さで形成されたり（第
２実施例であって、図１２を参照して説明する）、第１
酸化膜３６の厚さよりさらに深く形成されることもでき
る（第３実施例であって、図１３を参照して説明す
る）。
ものであって、前記酸化防止膜パターン３４及びスペー
サ３８を蝕刻マスクで使用し、前記第１酸化膜３６を一
定の深さに蝕刻してリセスｒ2 を形成する。前記リセス
ｒ2 は通常の異方性蝕刻工程により形成でき、第１酸化
膜内に形成され、その深さが第１酸化膜３６の厚さより
深くなく形成される（第１実施例）。他の方法では、前
記第１酸化膜３６の厚さと同じ深さで形成されたり（第
２実施例であって、図１２を参照して説明する）、第１
酸化膜３６の厚さよりさらに深く形成されることもでき
る（第３実施例であって、図１３を参照して説明す
る）。
【００１８】図１０は第２酸化膜４０を形成する段階を
示したものであって、リセス（図９のｒ2 ）が形成され
た前記第１酸化膜（図９の３６）を熱酸化（第２酸化工
程）させ第２酸化膜４０を形成する。前記第２酸化膜４
０は１５００Å〜３０００Åほどの厚さを有するように
形成することが望ましく、スペーサ３８により遮られた
縁部に位置した第１酸化膜３６よりさらに深い位置に形
成される。第２酸化膜４０の表面は前記第１酸化膜３６
より下に位置する。即ち、第２酸化工程時、リセスが形
成された部分からシリコン基板側への酸化がさらに深く
進行され、従って基板面の下部の素子分離膜の厚さが増
加される。このように基板面の下部の素子分離膜の厚さ
が増加することにより、素子分離効率が増大されうる。
示したものであって、リセス（図９のｒ2 ）が形成され
た前記第１酸化膜（図９の３６）を熱酸化（第２酸化工
程）させ第２酸化膜４０を形成する。前記第２酸化膜４
０は１５００Å〜３０００Åほどの厚さを有するように
形成することが望ましく、スペーサ３８により遮られた
縁部に位置した第１酸化膜３６よりさらに深い位置に形
成される。第２酸化膜４０の表面は前記第１酸化膜３６
より下に位置する。即ち、第２酸化工程時、リセスが形
成された部分からシリコン基板側への酸化がさらに深く
進行され、従って基板面の下部の素子分離膜の厚さが増
加される。このように基板面の下部の素子分離膜の厚さ
が増加することにより、素子分離効率が増大されうる。
【００１９】一方、第２酸化膜４０の形成のための熱酸
化工程が進行される間、横方向へのバーズビークの成長
は前記窒化物スペーサ３８により抑制される。図１１は
第１酸化膜（図９の３６）及び第２酸化膜（図１０の４
０）よりなる素子分離膜４２を完成する段階を示したも
のであって、前記酸化防止膜パターン３４及び窒化物ス
ペーサ３８を除去する工程で進行される。
化工程が進行される間、横方向へのバーズビークの成長
は前記窒化物スペーサ３８により抑制される。図１１は
第１酸化膜（図９の３６）及び第２酸化膜（図１０の４
０）よりなる素子分離膜４２を完成する段階を示したも
のであって、前記酸化防止膜パターン３４及び窒化物ス
ペーサ３８を除去する工程で進行される。
【００２０】前記素子分離膜４２は一般的なＬＯＣＯＳ
を用いた第１酸化工程によりその縁部が形成され、窒化
物スペーサを用いた完全−リセスされたＬＯＣＯＳを用
いた第２酸化工程によりその中心部が形成される。ここ
で、前記酸化防止膜パターン３４及びスペーサ３８の除
去工程後、熱酸化工程により損傷された半導体基板の表
面を回復させるため犠牲酸化工程が行える。
を用いた第１酸化工程によりその縁部が形成され、窒化
物スペーサを用いた完全−リセスされたＬＯＣＯＳを用
いた第２酸化工程によりその中心部が形成される。ここ
で、前記酸化防止膜パターン３４及びスペーサ３８の除
去工程後、熱酸化工程により損傷された半導体基板の表
面を回復させるため犠牲酸化工程が行える。
【００２１】前述した本発明の第１実施例によれば次の
ような長所がある。第１に、従来の技術とは異なって窒
化物スペーサにより酸化される領域の幅が狭くならない
ので素子分離膜が薄く形成されることを防止しうる。第
２に、ＬＯＣＯＳ方法で形成された第１酸化膜が素子分
離膜の縁部を構成するので、従来の窒化物スペーサの除
去後、発生される素子分離膜の急傾斜を根本的に防げ
る。
ような長所がある。第１に、従来の技術とは異なって窒
化物スペーサにより酸化される領域の幅が狭くならない
ので素子分離膜が薄く形成されることを防止しうる。第
２に、ＬＯＣＯＳ方法で形成された第１酸化膜が素子分
離膜の縁部を構成するので、従来の窒化物スペーサの除
去後、発生される素子分離膜の急傾斜を根本的に防げ
る。
【００２２】第３に、活性領域と素子分離膜の界面が一
般的なＬＯＣＯＳのように形成されるので、従来のよう
な急な活性領域の角部（図５のＥ）が形成されない。よ
って、ゲート酸化膜の信頼性が増加され接合漏れ電流が
減少される。図１２は本発明の第２実施例による素子分
離膜の形成方法を説明するため示した断面図である。
般的なＬＯＣＯＳのように形成されるので、従来のよう
な急な活性領域の角部（図５のＥ）が形成されない。よ
って、ゲート酸化膜の信頼性が増加され接合漏れ電流が
減少される。図１２は本発明の第２実施例による素子分
離膜の形成方法を説明するため示した断面図である。
【００２３】第１実施例の図８までの工程を進行した
後、前記酸化防止膜パターン３４及びスペーサ３８を蝕
刻マスクで使用して前記半導体基板３０が露出されるま
で前記第１酸化膜３６を除去してリセスｒ3 を形成す
る。即ち、本発明の第２実施例によるリセスｒ3 の深さ
は第１酸化膜３６と同じ大きさで形成される。以降の工
程は前述した第１実施例の方法と同一である。
後、前記酸化防止膜パターン３４及びスペーサ３８を蝕
刻マスクで使用して前記半導体基板３０が露出されるま
で前記第１酸化膜３６を除去してリセスｒ3 を形成す
る。即ち、本発明の第２実施例によるリセスｒ3 の深さ
は第１酸化膜３６と同じ大きさで形成される。以降の工
程は前述した第１実施例の方法と同一である。
【００２４】図１３は本発明の第３実施例による素子分
離膜の形成方法を説明するため示した断面図である。第
１実施例の図８までの工程を進行した後、前記酸化防止
膜パターン３４及びスペーサ３８を蝕刻マスクで使用し
て前記第１酸化膜３６及び半導体基板３０を所定の深さ
で蝕刻する工程を進行してリセスｒ4 を形成する。即
ち、本発明の第３実施例によるリセスｒ4 の深さは第１
酸化膜３６よりさらに厚く形成される。以降の工程は前
述した第１実施例の方法と同一である。
離膜の形成方法を説明するため示した断面図である。第
１実施例の図８までの工程を進行した後、前記酸化防止
膜パターン３４及びスペーサ３８を蝕刻マスクで使用し
て前記第１酸化膜３６及び半導体基板３０を所定の深さ
で蝕刻する工程を進行してリセスｒ4 を形成する。即
ち、本発明の第３実施例によるリセスｒ4 の深さは第１
酸化膜３６よりさらに厚く形成される。以降の工程は前
述した第１実施例の方法と同一である。
【００２５】前記第２及び第３実施例によれば前記第１
実施例の方法で形成された素子分離膜に比べて半導体基
板側にさらに深く形成しうるので、素子間の分離効果を
高めうる。
実施例の方法で形成された素子分離膜に比べて半導体基
板側にさらに深く形成しうるので、素子間の分離効果を
高めうる。
【００２６】
【発明の効果】前述したように本発明によれば、２回の
酸化工程を通して素子分離膜を形成することにより、素
子分離の効率増加、後続工程の余裕度増加、ゲート導電
層の形成のための写真工程での解像度増加及びゲート酸
化膜の信頼性の増加等が可能である。
酸化工程を通して素子分離膜を形成することにより、素
子分離の効率増加、後続工程の余裕度増加、ゲート導電
層の形成のための写真工程での解像度増加及びゲート酸
化膜の信頼性の増加等が可能である。
【００２７】本発明は前記実施例に限定されなく、多く
の変形が本発明が属する技術的思想内で通常の知識を有
する者により可能であることは明白である。
の変形が本発明が属する技術的思想内で通常の知識を有
する者により可能であることは明白である。
【図１】従来の一般的な窒化物スペーサを用いた素子分
離膜の形成方法を説明するため示した断面図である。
離膜の形成方法を説明するため示した断面図である。
【図２】従来の一般的な窒化物スペーサを用いた素子分
離膜の形成方法を説明するため示した断面図である。
離膜の形成方法を説明するため示した断面図である。
【図３】従来の一般的な窒化物スペーサを用いた素子分
離膜の形成方法を説明するため示した断面図である。
離膜の形成方法を説明するため示した断面図である。
【図４】従来の一般的な窒化物スペーサを用いた素子分
離膜の形成方法を説明するため示した断面図である。
離膜の形成方法を説明するため示した断面図である。
【図５】従来の一般的な窒化物スペーサを用いた素子分
離膜の形成方法を説明するため示した断面図である。
離膜の形成方法を説明するため示した断面図である。
【図６】本発明の第１実施例による素子分離膜の形成方
法を説明するため示した断面図である。
法を説明するため示した断面図である。
【図７】本発明の第１実施例による素子分離膜の形成方
法を説明するため示した断面図である。
法を説明するため示した断面図である。
【図８】本発明の第１実施例による素子分離膜の形成方
法を説明するため示した断面図である。
法を説明するため示した断面図である。
【図９】本発明の第１実施例による素子分離膜の形成方
法を説明するため示した断面図である。
法を説明するため示した断面図である。
【図１０】本発明の第１実施例による素子分離膜の形成
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図１１】本発明の第１実施例による素子分離膜の形成
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図１２】本発明の第２実施例による素子分離膜の形成
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図１３】本発明の第３実施例による素子分離膜の形成
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
３０ 半導体基板 ３２ パッド酸化膜 ３４ 酸化防止膜パターン ３６ 第１酸化膜 ３８ スペーサ ４０ 第２酸化膜 ４２ 素子分離膜
Claims (12)
- 【請求項１】 半導体基板上の素子分離領域内に形成さ
れた第１酸化膜の中心部を部分的に所定深さに蝕刻して
リセスを形成する第１段階と、 前記第１酸化膜のリセスが形成された部分のみを選択的
に熱酸化させ第２酸化膜を形成することにより、第１酸
化膜と第２酸化膜よりなる素子分離膜を形成する第２段
階とを具備することを特徴とする半導体装置の素子分離
膜形成方法。 - 【請求項２】 前記第１酸化膜はＬＯＣＯＳ方法により
形成されたことを特徴とする請求項１に記載の半導体装
置の素子分離膜形成方法。 - 【請求項３】 前記第１酸化膜は１０００Å〜２０００
Åほどの厚さで形成されたことを特徴とする請求項２に
記載の半導体装置の素子分離膜形成方法。 - 【請求項４】 前記第２酸化膜は１５００Å〜３０００
Åほどの厚さで形成されたことを特徴とする請求項１に
記載の半導体装置の素子分離膜形成方法。 - 【請求項５】 前記リセスを形成する第１段階は、 素子分離領域内の半導体基板を露出させる酸化防止膜パ
ターンを形成する段階と、 前記酸化防止膜パターンをマスクで使用して前記半導体
基板を熱酸化し第１酸化膜を形成する段階と、 前記酸化防止膜パターンの側壁に絶縁物質よりなるスペ
ーサを形成する段階と、 前記酸化防止膜パターン及びスペーサをマスクで使用し
て前記第１酸化膜を所定の深さで蝕刻してリセスを形成
する段階とを具備することを特徴とする請求項１に記載
の半導体装置の素子分離膜形成方法。 - 【請求項６】 前記リセスを形成する第１段階は、前記
リセスの深さを増加させるため前記基板を所定の深さに
蝕刻する段階をさらに具備することを特徴とする請求項
１に記載の半導体装置の素子分離膜形成方法。 - 【請求項７】 半導体基板上にパッド酸化膜及び酸化防
止膜を順次に積層する第１段階と、 前記酸化防止膜を蝕刻して素子分離膜が形成される領域
を限定する酸化防止膜パターンを形成する第２段階と、 酸化防止膜パターンが形成された前記半導体基板を酸化
させ第１酸化膜を形成する第３段階と、 第１酸化膜が形成された前記半導体基板の全面に窒化膜
を蒸着してから異方性蝕刻して前記酸化防止膜パターン
の側壁にスペーサを形成する第４段階と、 前記酸化防止膜パターン及びスペーサを蝕刻マスクで使
用して前記第１酸化膜を蝕刻して所定深さを有するリセ
スを形成する第５段階と、 リセスが形成された第５段階の結果物を酸化させ第２酸
化膜を形成する第６段階と、 前記酸化防止膜パターン及びスペーサを除去して第１酸
化膜及び第２酸化膜で構成された素子分離膜を完成する
第７段階とを具備することを特徴とする半導体装置の素
子分離膜形成方法。 - 【請求項８】 前記リセスは第１酸化膜を部分的に蝕刻
して形成することにより、リセスの深さが第１酸化膜の
厚さより浅くすることを特徴とする請求項７に記載の半
導体装置の素子分離膜形成方法。 - 【請求項９】 前記リセスは前記半導体基板が露出され
るまで前記第１酸化膜を蝕刻して形成することにより、
リセスの深さを第１酸化膜の厚さと同一にすることを特
徴とする請求項７に記載の半導体装置の素子分離膜形成
方法。 - 【請求項１０】 前記リセスを形成する段階は半導体基
板を所定の深さに蝕刻することにより、リセスの深さを
第１酸化膜の厚さよりさらに深くすることを特徴とする
請求項７に記載の半導体装置の素子分離膜形成方法。 - 【請求項１１】 前記第１酸化膜は１０００Å〜２００
０Åほどの厚さで形成することを特徴とする請求項７に
記載の半導体装置の素子分離膜形成方法。 - 【請求項１２】 前記第２酸化膜は１５００Å〜３００
０Åほどの厚さで形成することを特徴とする請求項７に
記載の半導体装置の素子分離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007376A KR0176198B1 (ko) | 1996-03-19 | 1996-03-19 | 반도체 장치의 소자분리막 형성방법 |
| KR1996P7376 | 1996-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330923A true JPH09330923A (ja) | 1997-12-22 |
| JP3923584B2 JP3923584B2 (ja) | 2007-06-06 |
Family
ID=19453417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05880897A Expired - Fee Related JP3923584B2 (ja) | 1996-03-19 | 1997-03-13 | 半導体装置の素子分離膜形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3923584B2 (ja) |
| KR (1) | KR0176198B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495431B2 (en) | 2000-08-03 | 2002-12-17 | Nec Corporation | Semiconductor device and method for manufacturing the same that includes a dual oxidation |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
-
1996
- 1996-03-19 KR KR1019960007376A patent/KR0176198B1/ko not_active IP Right Cessation
-
1997
- 1997-03-13 JP JP05880897A patent/JP3923584B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
| US6495431B2 (en) | 2000-08-03 | 2002-12-17 | Nec Corporation | Semiconductor device and method for manufacturing the same that includes a dual oxidation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3923584B2 (ja) | 2007-06-06 |
| KR0176198B1 (ko) | 1999-04-15 |
| KR970067628A (ko) | 1997-10-13 |
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