JP3076772B2 - 半導体素子の素子分離膜形成方法 - Google Patents
半導体素子の素子分離膜形成方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000002955 isolation Methods 0.000 title claims description 81
- 238000000034 method Methods 0.000 title claims description 71
- 150000004767 nitrides Chemical class 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 238000004140 cleaning Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005406 washing Methods 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 11
- 241000293849 Cordylanthus Species 0.000 description 10
- 230000007547 defect Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 210000003323 beak Anatomy 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の素子分
離膜形成方法に関する。
離膜形成方法に関する。
【０００２】
【従来の技術】一般に、半導体素子はそれぞれの個別素
子を形成する活性領域と、それぞれの活性領域を隔離さ
せる素子分離領域からなる。半導体素子の素子分離（is
olation）領域は半導体素子を構成する個別素子を電気
的、構造的に相互隔離させ、個別素子が、隣接した素子
の影響を受けず独自に与えられた機能を円滑に行うこと
ができるようにする。高集積化のためにはそれぞれ素子
の大きさを縮小すると共に素子間の分離領域、即ち素子
分離絶縁膜の幅と面積を縮小することが必要である。従
って、素子分離技術がメモリセルサイズ（memory cell
size）を決定する技術であると言える。初期の素子分離
技術は、バイポーラ集積素子の製造に利用された接合分
離（junction isolation）方法が用いられた。また、今
日の素子分離技術はＭＯＳ集積回路、即ちＬＳＩ及びＶ
ＬＳＩ等の製造に利用される絶縁物分離方式のロコス
（Local Oxidation of Silicon、以下ＬＯＣＯＳとい
う）方法や絶縁物埋込み型のトレンチ（trench）方法に
なっている。
子を形成する活性領域と、それぞれの活性領域を隔離さ
せる素子分離領域からなる。半導体素子の素子分離（is
olation）領域は半導体素子を構成する個別素子を電気
的、構造的に相互隔離させ、個別素子が、隣接した素子
の影響を受けず独自に与えられた機能を円滑に行うこと
ができるようにする。高集積化のためにはそれぞれ素子
の大きさを縮小すると共に素子間の分離領域、即ち素子
分離絶縁膜の幅と面積を縮小することが必要である。従
って、素子分離技術がメモリセルサイズ（memory cell
size）を決定する技術であると言える。初期の素子分離
技術は、バイポーラ集積素子の製造に利用された接合分
離（junction isolation）方法が用いられた。また、今
日の素子分離技術はＭＯＳ集積回路、即ちＬＳＩ及びＶ
ＬＳＩ等の製造に利用される絶縁物分離方式のロコス
（Local Oxidation of Silicon、以下ＬＯＣＯＳとい
う）方法や絶縁物埋込み型のトレンチ（trench）方法に
なっている。
【０００３】ここで、ＬＯＣＯＳ方法はシリコン窒化膜
等のような絶縁膜をマスク（mask）にし、半導体基板上
の活性領域間に厚い素子分離絶縁膜を形成して素子と素
子を分離する方法である。これに関し、従来の半導体素
子の素子分離膜形成方法を図１６〜図１９を参照して説
明すれば次の通りである。図１６〜図１９は、従来技術
のＬＯＣＯＳ方法により形成された半導体素子の素子分
離膜形成方法の工程を示す断面図である。図１６に示す
ように、従来の半導体素子の素子分離膜形成方法では、
先ず、半導体基板１上部にパッド酸化膜３と窒化膜５を
所定の厚さで順次形成する。その次に、前記窒化膜５上
部に素子分離領域を設けるための感光膜パターン７を形
成する。次いで、図１７に示すように、前記感光膜パタ
ーン７をマスクにして前記窒化膜５とパッド酸化膜３を
エッチング後、前記感光膜パターン７を除去して素子分
離絶縁膜が形成されるフィールド領域であるコンタクト
ホール９を形成する。その次に、図１８に示すように、
前記半導体基板１上に熱酸化工程、即ちフィールド酸化
工程を行い前記コンタクトホール９の下部にある前記半
導体基板１の露出部分に熱酸化膜１１を形成する。この
際、前記熱酸化膜１１の成長により前記窒化膜５の端部
分が上側に持ち上げられるようになる。次いで、図１９
に示すように、前記窒化膜５とパッド酸化膜３を除去し
て素子分離絶縁膜１３を形成する。この際、素子分離絶
縁膜１３の端部分にバードビークＡ（Bird's Beak）が
長く形成される。
等のような絶縁膜をマスク（mask）にし、半導体基板上
の活性領域間に厚い素子分離絶縁膜を形成して素子と素
子を分離する方法である。これに関し、従来の半導体素
子の素子分離膜形成方法を図１６〜図１９を参照して説
明すれば次の通りである。図１６〜図１９は、従来技術
のＬＯＣＯＳ方法により形成された半導体素子の素子分
離膜形成方法の工程を示す断面図である。図１６に示す
ように、従来の半導体素子の素子分離膜形成方法では、
先ず、半導体基板１上部にパッド酸化膜３と窒化膜５を
所定の厚さで順次形成する。その次に、前記窒化膜５上
部に素子分離領域を設けるための感光膜パターン７を形
成する。次いで、図１７に示すように、前記感光膜パタ
ーン７をマスクにして前記窒化膜５とパッド酸化膜３を
エッチング後、前記感光膜パターン７を除去して素子分
離絶縁膜が形成されるフィールド領域であるコンタクト
ホール９を形成する。その次に、図１８に示すように、
前記半導体基板１上に熱酸化工程、即ちフィールド酸化
工程を行い前記コンタクトホール９の下部にある前記半
導体基板１の露出部分に熱酸化膜１１を形成する。この
際、前記熱酸化膜１１の成長により前記窒化膜５の端部
分が上側に持ち上げられるようになる。次いで、図１９
に示すように、前記窒化膜５とパッド酸化膜３を除去し
て素子分離絶縁膜１３を形成する。この際、素子分離絶
縁膜１３の端部分にバードビークＡ（Bird's Beak）が
長く形成される。
【０００４】
【発明が解決しようとする課題】前述したように、従来
の半導体素子の素子分離膜形成方法においては次のよう
な問題点がある。
の半導体素子の素子分離膜形成方法においては次のよう
な問題点がある。
【０００５】従来の半導体素子の素子分離膜形成方法に
おいては、素子分離絶縁膜の厚さに対する半導体基板表
面下部へ入った厚さ比率である嵩比（volume ratio）が
約５０％程度にしかならないのでパンチスルー電圧（pu
nch through voltage）が低く、平坦性が悪いため後続
工程が非常に難しい。さらに、従来の半導体素子の素子
分離膜形成方法においては熱酸化工程の際に、素子分離
絶縁膜の縁部分が活性領域にまで及んでしまうバードビ
ーク現象が発生して活性領域を減少させることにより、
半導体素子の高集積化を困難にする問題点がある。ま
た、従来の半導体素子の素子分離膜形成方法においては
素子分離絶縁膜の間に活性領域間のパンチスルー電圧の
低減を防止するためイオンを注入してチャンネルストッ
パー（channel stopper）を形成する場合に、接合漏洩
電流が増加しチャンネル幅（channel width）を減少さ
せることになるため半導体素子の電気的特性及び信頼性
を低下させるという問題点がある。
おいては、素子分離絶縁膜の厚さに対する半導体基板表
面下部へ入った厚さ比率である嵩比（volume ratio）が
約５０％程度にしかならないのでパンチスルー電圧（pu
nch through voltage）が低く、平坦性が悪いため後続
工程が非常に難しい。さらに、従来の半導体素子の素子
分離膜形成方法においては熱酸化工程の際に、素子分離
絶縁膜の縁部分が活性領域にまで及んでしまうバードビ
ーク現象が発生して活性領域を減少させることにより、
半導体素子の高集積化を困難にする問題点がある。ま
た、従来の半導体素子の素子分離膜形成方法においては
素子分離絶縁膜の間に活性領域間のパンチスルー電圧の
低減を防止するためイオンを注入してチャンネルストッ
パー（channel stopper）を形成する場合に、接合漏洩
電流が増加しチャンネル幅（channel width）を減少さ
せることになるため半導体素子の電気的特性及び信頼性
を低下させるという問題点がある。
【０００６】さらに、従来の半導体素子の素子分離膜形
成方法においては素子分離絶縁膜が半導体基板上部に突
出し段差が発生することになる。従って、後続工程のリ
ソグラフィー（lithograpy）工程の際に光の乱反射のた
めパターンの一部が流失するノッチング（notching）現
象により、パターン不良が発生することになり半導体素
子の動作特性及び信頼性が低下し、そのため工程歩留り
が低下するという問題点がある。
成方法においては素子分離絶縁膜が半導体基板上部に突
出し段差が発生することになる。従って、後続工程のリ
ソグラフィー（lithograpy）工程の際に光の乱反射のた
めパターンの一部が流失するノッチング（notching）現
象により、パターン不良が発生することになり半導体素
子の動作特性及び信頼性が低下し、そのため工程歩留り
が低下するという問題点がある。
【０００７】本発明は前記従来技術の問題点を解決する
ため案出したものであり、素子分離絶縁膜の段差が緩和
され、バードビークが低減することにより、後続工程が
容易になり、半導体素子の高集積化に適するようにした
半導体素子の素子分離膜形成方法を提供することを目的
とする。さらに、本発明の他の目的は電気的に素子の完
全分離が可能になるようにして半導体素子の電気的特
性、動作特性と信頼性及び歩留りを向上させることがで
きる半導体素子の素子分離膜形成方法を提供することに
ある。
ため案出したものであり、素子分離絶縁膜の段差が緩和
され、バードビークが低減することにより、後続工程が
容易になり、半導体素子の高集積化に適するようにした
半導体素子の素子分離膜形成方法を提供することを目的
とする。さらに、本発明の他の目的は電気的に素子の完
全分離が可能になるようにして半導体素子の電気的特
性、動作特性と信頼性及び歩留りを向上させることがで
きる半導体素子の素子分離膜形成方法を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明の請求項１に記載
の発明は、半導体基板を提供する工程と、前記半導体基
板上部にパッド酸化膜と第１窒化膜と感光膜とを順次形
成する工程と、前記感光膜をマスクとして前記パッド酸
化膜と前記第１窒化膜を過重にエッチングし、前記半導
体基板にパッド酸化膜パターンと第１窒化膜パターンと
第１溝とを形成する工程と、前記構造の表面をエッチン
グ溶液で洗浄する洗浄工程と、前記第１窒化膜パターン
と前記パッド酸化膜パターンと前記第１溝の側壁に第２
窒化膜スペーサを形成する工程と、前記第１窒化膜パタ
ーンと前記第２窒化膜スペーサをマスクにし、前記半導
体基板の第１溝内に第２溝を形成する工程と、前記第２
溝を形成する工程の後に、前記第２溝に残留しているエ
ッチング残留物を、ＣＦ 4 とＣＨＦ 3 、及びＡｒの混合ガ
スのプラズマを用いた乾式方法で除去する工程と、前記
第２溝の表面を熱酸化させて熱酸化膜を形成する工程
と、前記第１窒化膜パターンと前記パッド酸化膜パター
ン及び第２窒化膜スペーサを除き、素子分離膜を形成す
る工程とを含んでなることを特徴とする半導体素子の素
子分離膜形成方法である。
の発明は、半導体基板を提供する工程と、前記半導体基
板上部にパッド酸化膜と第１窒化膜と感光膜とを順次形
成する工程と、前記感光膜をマスクとして前記パッド酸
化膜と前記第１窒化膜を過重にエッチングし、前記半導
体基板にパッド酸化膜パターンと第１窒化膜パターンと
第１溝とを形成する工程と、前記構造の表面をエッチン
グ溶液で洗浄する洗浄工程と、前記第１窒化膜パターン
と前記パッド酸化膜パターンと前記第１溝の側壁に第２
窒化膜スペーサを形成する工程と、前記第１窒化膜パタ
ーンと前記第２窒化膜スペーサをマスクにし、前記半導
体基板の第１溝内に第２溝を形成する工程と、前記第２
溝を形成する工程の後に、前記第２溝に残留しているエ
ッチング残留物を、ＣＦ 4 とＣＨＦ 3 、及びＡｒの混合ガ
スのプラズマを用いた乾式方法で除去する工程と、前記
第２溝の表面を熱酸化させて熱酸化膜を形成する工程
と、前記第１窒化膜パターンと前記パッド酸化膜パター
ン及び第２窒化膜スペーサを除き、素子分離膜を形成す
る工程とを含んでなることを特徴とする半導体素子の素
子分離膜形成方法である。
【０００９】請求項２に記載の発明は、請求項１記載の
半導体素子の素子分離膜形成方法において、前記パッド
酸化膜は約３０〜１５０オングストローム（Å）の厚さ
に形成され、前記第１窒化膜は約１５００〜６０００オ
ングストローム（Å）の厚さに形成され、前記第１溝は
約５０〜１５０オングストローム（Å）の深さに形成さ
れ、前記第２溝は約２００〜５００オングストローム
（Å）の深さに形成されることを特徴とする。請求項３
に記載の発明は、請求項１または２に記載の半導体素子
の素子分離膜形成方法において、前記乾式方法で除去す
る工程において用いられるＣＦ 4 とＣＨＦ 3 の割合は、７
５：６５〜２５：３５であることを特徴とする。請求項
４に記載の発明は、請求項１〜３のいずれかに記載の半
導体素子の素子分離膜形成方法において、前記第２窒化
膜スペーサを形成する工程と、前記第２溝を形成する工
程は、一つのエッチング装備で行うことを特徴とする。
半導体素子の素子分離膜形成方法において、前記パッド
酸化膜は約３０〜１５０オングストローム（Å）の厚さ
に形成され、前記第１窒化膜は約１５００〜６０００オ
ングストローム（Å）の厚さに形成され、前記第１溝は
約５０〜１５０オングストローム（Å）の深さに形成さ
れ、前記第２溝は約２００〜５００オングストローム
（Å）の深さに形成されることを特徴とする。請求項３
に記載の発明は、請求項１または２に記載の半導体素子
の素子分離膜形成方法において、前記乾式方法で除去す
る工程において用いられるＣＦ 4 とＣＨＦ 3 の割合は、７
５：６５〜２５：３５であることを特徴とする。請求項
４に記載の発明は、請求項１〜３のいずれかに記載の半
導体素子の素子分離膜形成方法において、前記第２窒化
膜スペーサを形成する工程と、前記第２溝を形成する工
程は、一つのエッチング装備で行うことを特徴とする。
【００１０】
【００１１】
【００１２】
【００１３】請求項５に記載の発明は、請求項１に記載
の半導体素子の素子分離膜形成方法において、前記洗浄
工程の時間は、約１０〜１００秒間であることを特徴と
する。
の半導体素子の素子分離膜形成方法において、前記洗浄
工程の時間は、約１０〜１００秒間であることを特徴と
する。
【００１４】
【発明の実施の形態】以下、本発明による半導体素子の
素子分離膜形成方法を図１〜図１５を参照して詳細に説
明する。
素子分離膜形成方法を図１〜図１５を参照して詳細に説
明する。
【００１５】（第１実施形態例）図１〜図６は、本発明
の第１実施形態例による半導体素子の素子分離膜形成方
法の工程を示す断面図である。先ず、図１に示すよう
に、半導体基板２１上部にパッド酸化膜２３と第１窒化
膜２５を順次形成し、前記第１窒化膜２５上部に感光膜
パターン２７を形成する。この際、前記パッド酸化膜２
３は約３０〜１５０オングストローム（Å）程度の厚さ
に形成する。さらに、前記第１窒化膜２５は、後述する
絶縁膜スペーサである第２窒化膜スペーサ形成のための
異方性エッチング工程の際にエッチングされる程度を考
慮して、約１５００〜６０００オングストローム（Å）
程度の厚さに形成する。
の第１実施形態例による半導体素子の素子分離膜形成方
法の工程を示す断面図である。先ず、図１に示すよう
に、半導体基板２１上部にパッド酸化膜２３と第１窒化
膜２５を順次形成し、前記第１窒化膜２５上部に感光膜
パターン２７を形成する。この際、前記パッド酸化膜２
３は約３０〜１５０オングストローム（Å）程度の厚さ
に形成する。さらに、前記第１窒化膜２５は、後述する
絶縁膜スペーサである第２窒化膜スペーサ形成のための
異方性エッチング工程の際にエッチングされる程度を考
慮して、約１５００〜６０００オングストローム（Å）
程度の厚さに形成する。
【００１６】次に、前記感光膜パターン２７をマスクに
して前記第１窒化膜２５とパッド酸化膜２３を順次エッ
チングして、第１窒化膜パターン２５ａとパッド酸化膜
パターン２３ａを形成する。この際、前記エッチングの
際に、半導体基板２１を約５０〜１５０オングストロー
ム（Å）の厚さ過重エッチングして半導体基板２１に第
１溝２９を形成する。その後、図２に示すように、前記
感光膜パターン２７を除去する。
して前記第１窒化膜２５とパッド酸化膜２３を順次エッ
チングして、第１窒化膜パターン２５ａとパッド酸化膜
パターン２３ａを形成する。この際、前記エッチングの
際に、半導体基板２１を約５０〜１５０オングストロー
ム（Å）の厚さ過重エッチングして半導体基板２１に第
１溝２９を形成する。その後、図２に示すように、前記
感光膜パターン２７を除去する。
【００１７】この場合、前記第１溝２９にはエッチング
工程のためのエッチング残留物（図示せず）が残留す
る。
工程のためのエッチング残留物（図示せず）が残留す
る。
【００１８】次いで、フッ酸系のエッチング溶液を利用
して前記露出した半導体基板２１の表面を約１０〜１０
０秒間洗浄し、図３に示すように、前記第１窒化膜パタ
ーン２５ａとパッド酸化膜パターン２３ａ、さらに前記
第１溝２９の側壁に第２窒化膜スペーサ３１を形成す
る。この際、第２窒化膜スペーサ３１を形成する工程
は、先ず全体表面部に第２窒化膜（未図示）を約１００
〜８００オングストローム（Å）程度の厚さ蒸着し、こ
れをマスクなく異方性エッチングするが、この場合前記
第１窒化膜パターン２５ａが約１５００オングストロー
ム（Å）以上の厚さを保持することができるように行
う。尚、前記第２窒化膜スペーサ３１は活性領域にバー
ドビークが生じないように空間を補償して活性領域の損
失を防止する。
して前記露出した半導体基板２１の表面を約１０〜１０
０秒間洗浄し、図３に示すように、前記第１窒化膜パタ
ーン２５ａとパッド酸化膜パターン２３ａ、さらに前記
第１溝２９の側壁に第２窒化膜スペーサ３１を形成す
る。この際、第２窒化膜スペーサ３１を形成する工程
は、先ず全体表面部に第２窒化膜（未図示）を約１００
〜８００オングストローム（Å）程度の厚さ蒸着し、こ
れをマスクなく異方性エッチングするが、この場合前記
第１窒化膜パターン２５ａが約１５００オングストロー
ム（Å）以上の厚さを保持することができるように行
う。尚、前記第２窒化膜スペーサ３１は活性領域にバー
ドビークが生じないように空間を補償して活性領域の損
失を防止する。
【００１９】その次に、図４に示すように、前記第１窒
化膜パターン２５ａと第２窒化膜スペーサ３１をマスク
にして前記露出した半導体基板２１を約２００〜５００
オングストローム（Å）程度の厚さエッチングして第２
溝３３を形成する。この際、前記第２溝３３の深さが非
常に深く形成される場合には、より浅い時よりバードビ
ークが長くなる。さらに、この場合に、後続工程の際に
形成される素子分離絶縁膜（図示せず）の高さが半導体
基板２１の表面より低くなり、活性領域等を電気的に完
全に隔離しにくくなるため、接合漏洩電流が増加すると
いう問題点が発生することもある。
化膜パターン２５ａと第２窒化膜スペーサ３１をマスク
にして前記露出した半導体基板２１を約２００〜５００
オングストローム（Å）程度の厚さエッチングして第２
溝３３を形成する。この際、前記第２溝３３の深さが非
常に深く形成される場合には、より浅い時よりバードビ
ークが長くなる。さらに、この場合に、後続工程の際に
形成される素子分離絶縁膜（図示せず）の高さが半導体
基板２１の表面より低くなり、活性領域等を電気的に完
全に隔離しにくくなるため、接合漏洩電流が増加すると
いう問題点が発生することもある。
【００２０】次いで、図面には示さなかったが、異方性
エッチング工程の際に第２溝３３に残留する窒化膜性の
エッチング残留物（図示せず）を乾式方法で除去する。
この際、前記エッチング残留物除去時に用いる乾式方法
は、窒化膜エッチング装備内でＣＦ4、ＣＨＦ3及びＡｒ
の混合ガスのプラズマを利用して行う。ここで、前記混
合ガス中のＣＦ4とＣＨＦ3の割合は７５：６５〜２５：
３５程度である。
エッチング工程の際に第２溝３３に残留する窒化膜性の
エッチング残留物（図示せず）を乾式方法で除去する。
この際、前記エッチング残留物除去時に用いる乾式方法
は、窒化膜エッチング装備内でＣＦ4、ＣＨＦ3及びＡｒ
の混合ガスのプラズマを利用して行う。ここで、前記混
合ガス中のＣＦ4とＣＨＦ3の割合は７５：６５〜２５：
３５程度である。
【００２１】なお、窒化膜エッチング装備で、前記第２
窒化膜スペーサ３１を形成する異方性エッチング工程
と、シリコンエッチング装備で行う第２溝３３を形成す
る工程とを、一回のエッチング工程でまとめて行うこと
もできる。この場合には、一つのエッチング装備内でエ
ッチング時間に伴って、ガスの種類、比率、圧力及びパ
ワー等のエッチングレシピー（recipe）を変化させて、
一回のエッチングとしてまとめて行うこともできる。
窒化膜スペーサ３１を形成する異方性エッチング工程
と、シリコンエッチング装備で行う第２溝３３を形成す
る工程とを、一回のエッチング工程でまとめて行うこと
もできる。この場合には、一つのエッチング装備内でエ
ッチング時間に伴って、ガスの種類、比率、圧力及びパ
ワー等のエッチングレシピー（recipe）を変化させて、
一回のエッチングとしてまとめて行うこともできる。
【００２２】その次に、図５に示すように、前記半導体
基板２１の露出した部分上に熱酸化工程を行いフィール
ド酸化膜である熱酸化膜３５を形成する。この際、前記
熱酸化膜３５は約２５００〜３５００オングストローム
（Å）程度の厚さに形成する。ここで、前記の第２溝３
３に残留するエッチング残留物を除去しないで、フィー
ルド酸化工程を行う場合には、前記エッチング残留物が
残留する部分に熱酸化膜３５が成長できず予定された厚
さの熱酸化膜を形成できなくなることにより、素子の電
気的特性が低下する。
基板２１の露出した部分上に熱酸化工程を行いフィール
ド酸化膜である熱酸化膜３５を形成する。この際、前記
熱酸化膜３５は約２５００〜３５００オングストローム
（Å）程度の厚さに形成する。ここで、前記の第２溝３
３に残留するエッチング残留物を除去しないで、フィー
ルド酸化工程を行う場合には、前記エッチング残留物が
残留する部分に熱酸化膜３５が成長できず予定された厚
さの熱酸化膜を形成できなくなることにより、素子の電
気的特性が低下する。
【００２３】次いで、第１窒化膜パターン２５ａ、第２
窒化膜スペーサ３１及びパッド酸化膜パターン２３ａを
除去して、図６に示すように素子分離絶縁膜３７を形成
する。
窒化膜スペーサ３１及びパッド酸化膜パターン２３ａを
除去して、図６に示すように素子分離絶縁膜３７を形成
する。
【００２４】図７は、第１実施形態例で述べたフッ酸系
のエッチング溶液による洗浄工程を行わずに図３で示す
第２窒化膜スペーサ３１を形成したときの“Ｂ”部分の
拡大断面図である。即ち、図７に示すように、前記実施
例等でフッ酸系のエッチング溶液で洗浄工程を行わない
ため半導体基板２１の露出した表面に自然酸化膜３０が
形成されている状態で、前記パッド酸化膜パターン２３
ａ、第１窒化膜パターン２５ａ及び第１溝２９の側壁に
第２窒化膜スペーサ３１を形成することになるのであ
る。この際、前記自然酸化膜３０は、後続工程の熱酸化
工程時にバードビークの成長を促し、半導体素子の活性
領域を縮小させることにより半導体素子の高集積化を困
難にする問題点を有する。
のエッチング溶液による洗浄工程を行わずに図３で示す
第２窒化膜スペーサ３１を形成したときの“Ｂ”部分の
拡大断面図である。即ち、図７に示すように、前記実施
例等でフッ酸系のエッチング溶液で洗浄工程を行わない
ため半導体基板２１の露出した表面に自然酸化膜３０が
形成されている状態で、前記パッド酸化膜パターン２３
ａ、第１窒化膜パターン２５ａ及び第１溝２９の側壁に
第２窒化膜スペーサ３１を形成することになるのであ
る。この際、前記自然酸化膜３０は、後続工程の熱酸化
工程時にバードビークの成長を促し、半導体素子の活性
領域を縮小させることにより半導体素子の高集積化を困
難にする問題点を有する。
【００２５】図８は、第１実施形態例で述べたフッ酸の
エッチング溶液による洗浄工程を長時間行い図３で示す
第２窒化膜スペーサを形成したときの“Ｂ”部分を示す
断面図である。即ち、図８に示すように、エッチング溶
液で洗浄工程を１００秒以上行うと、図７の自然酸化膜
３０のみでなく前記パッド酸化膜パターン２３ａを側面
エッチングしてアンダーカット（under cut）３２を形
成してしまい、その状態で、前記パッド酸化膜パターン
２３ａ、第１窒化膜パターン２５ａ及び第１溝２９の側
壁に第２窒化膜スペーサ３１を形成することになるので
ある。この際、前記第２窒化膜スペーサ３１形成工程時
に、第２窒化膜が前記アンダーカット３２を埋めたま
ま、素子分離絶縁膜を形成すれば、前記アンダーカット
３２に埋め込まれた第２窒化膜スペーサ３１が前記半導
体基板２１を押えることになり、結果的に欠陥が発生す
る。図９は、図８の工程によって得られた、活性化領域
の縁に欠陥３４を有する素子分離絶縁膜３７を示す平面
図である。ここで１００は半導体基板２１の活性領域を
示し、２００は半導体基板２１の素子分離領域を示す。
さらに、３４は前記活性領域１００の縁に形成された欠
陥を示す。図１０は、前記図９のＩ−Ｉ線に沿う断面図
であり、前記素子分離絶縁膜３７と近接した活性領域１
００に欠陥３４が形成されたものを示す。
エッチング溶液による洗浄工程を長時間行い図３で示す
第２窒化膜スペーサを形成したときの“Ｂ”部分を示す
断面図である。即ち、図８に示すように、エッチング溶
液で洗浄工程を１００秒以上行うと、図７の自然酸化膜
３０のみでなく前記パッド酸化膜パターン２３ａを側面
エッチングしてアンダーカット（under cut）３２を形
成してしまい、その状態で、前記パッド酸化膜パターン
２３ａ、第１窒化膜パターン２５ａ及び第１溝２９の側
壁に第２窒化膜スペーサ３１を形成することになるので
ある。この際、前記第２窒化膜スペーサ３１形成工程時
に、第２窒化膜が前記アンダーカット３２を埋めたま
ま、素子分離絶縁膜を形成すれば、前記アンダーカット
３２に埋め込まれた第２窒化膜スペーサ３１が前記半導
体基板２１を押えることになり、結果的に欠陥が発生す
る。図９は、図８の工程によって得られた、活性化領域
の縁に欠陥３４を有する素子分離絶縁膜３７を示す平面
図である。ここで１００は半導体基板２１の活性領域を
示し、２００は半導体基板２１の素子分離領域を示す。
さらに、３４は前記活性領域１００の縁に形成された欠
陥を示す。図１０は、前記図９のＩ−Ｉ線に沿う断面図
であり、前記素子分離絶縁膜３７と近接した活性領域１
００に欠陥３４が形成されたものを示す。
【００２６】図１１は、前記図４の“Ｃ”部分を詳しく
示す断面図であり、前記図５の熱酸化膜３５形成工程時
に発生するバードビークを抑えることができる原理を示
すものである。図１１に示すように、第１溝２９は
“Ｄ”の深さほど形成され、その分、前記第２窒化膜ス
ペーサ３１の幅に加えて、外部からの前記パッド酸化膜
パターン２３ａまでの酸素の移動距離を増加させ、熱酸
化工程時にバードビークの成長を最小限に抑える。
示す断面図であり、前記図５の熱酸化膜３５形成工程時
に発生するバードビークを抑えることができる原理を示
すものである。図１１に示すように、第１溝２９は
“Ｄ”の深さほど形成され、その分、前記第２窒化膜ス
ペーサ３１の幅に加えて、外部からの前記パッド酸化膜
パターン２３ａまでの酸素の移動距離を増加させ、熱酸
化工程時にバードビークの成長を最小限に抑える。
【００２７】（第２実施形態例）図１２は、本発明の第
２実施形態例による半導体素子の素子分離膜形成方法に
よる素子絶縁膜形成の工程を示す断面図である。まず、
図１２に示すように、半導体基板４１上部にパッド酸化
膜４３、第１窒化膜４５を形成しその上部に酸化窒化膜
４７（反射防止膜）を形成する。この際、前記パッド酸
化膜４３は約３０〜１５０オングストローム（Å）程度
の厚さに形成する。前記第１窒化膜４５は後続工程の絶
縁膜スペーサ形成のため異方性エッチング工程時にエッ
チングされる程度を考慮し、約１５００〜６０００オン
グストローム（Å）程度の厚さに形成する。さらに、前
記酸化窒化膜４７は、約１００〜５００オングストロー
ム（Å）程度の厚さに形成する。その次に、前記酸化窒
化膜４７上部に感光膜パターン４９を形成する。この
際、前記感光膜パターン４９は半導体基板４１の素子分
離領域を露出させるように形成する。
２実施形態例による半導体素子の素子分離膜形成方法に
よる素子絶縁膜形成の工程を示す断面図である。まず、
図１２に示すように、半導体基板４１上部にパッド酸化
膜４３、第１窒化膜４５を形成しその上部に酸化窒化膜
４７（反射防止膜）を形成する。この際、前記パッド酸
化膜４３は約３０〜１５０オングストローム（Å）程度
の厚さに形成する。前記第１窒化膜４５は後続工程の絶
縁膜スペーサ形成のため異方性エッチング工程時にエッ
チングされる程度を考慮し、約１５００〜６０００オン
グストローム（Å）程度の厚さに形成する。さらに、前
記酸化窒化膜４７は、約１００〜５００オングストロー
ム（Å）程度の厚さに形成する。その次に、前記酸化窒
化膜４７上部に感光膜パターン４９を形成する。この
際、前記感光膜パターン４９は半導体基板４１の素子分
離領域を露出させるように形成する。
【００２８】次に、第１の実施形態例と全く同様に、素
子分離絶縁膜を形成する。すなわち、前記感光膜パター
ン４９をマスクにして、前記酸化窒化膜４７と前記第１
窒化膜４５とパッド酸化膜４３を順次エッチングして、
所定のパターンを形成し、このエッチングの際に過重エ
ッチングして、半導体基板４１に約５０〜１５０オング
ストローム（Å）の厚さの第１溝を形成する。その後、
前記感光膜パターン４９を除去する。
子分離絶縁膜を形成する。すなわち、前記感光膜パター
ン４９をマスクにして、前記酸化窒化膜４７と前記第１
窒化膜４５とパッド酸化膜４３を順次エッチングして、
所定のパターンを形成し、このエッチングの際に過重エ
ッチングして、半導体基板４１に約５０〜１５０オング
ストローム（Å）の厚さの第１溝を形成する。その後、
前記感光膜パターン４９を除去する。
【００２９】次いで、露出した半導体基板４１の表面を
フッ酸系のエッチング溶液で洗浄後、第２窒化膜スペー
サ（図示せず）を形成し、続いて、第２溝（図示せず）
を形成する。さらに、前述の図５同様、前記半導体基板
４１の露出した部分上に熱酸化工程を行いフィールド酸
化膜である熱酸化膜を形成する。第１窒化膜等を除去す
ると、バードビークが小さく上部構造が平坦化した素子
分離絶縁膜（図示せず）が形成される。
フッ酸系のエッチング溶液で洗浄後、第２窒化膜スペー
サ（図示せず）を形成し、続いて、第２溝（図示せず）
を形成する。さらに、前述の図５同様、前記半導体基板
４１の露出した部分上に熱酸化工程を行いフィールド酸
化膜である熱酸化膜を形成する。第１窒化膜等を除去す
ると、バードビークが小さく上部構造が平坦化した素子
分離絶縁膜（図示せず）が形成される。
【００３０】前記酸化窒化膜４７は、第２窒化膜スペー
サ（図示せず）を形成するための異方性エッチング工程
時に第１窒化膜パターン（図示せず）の損失を減少さ
せ、相対的に活性領域に残存する第１窒化膜パターン
（図示せず）の厚さを増加させてバードビークを抑える
役割を果たす。さらに、前記酸化窒化膜４７は前記感光
膜パターン４９形成工程時に反射防止膜としても用いら
れる。
サ（図示せず）を形成するための異方性エッチング工程
時に第１窒化膜パターン（図示せず）の損失を減少さ
せ、相対的に活性領域に残存する第１窒化膜パターン
（図示せず）の厚さを増加させてバードビークを抑える
役割を果たす。さらに、前記酸化窒化膜４７は前記感光
膜パターン４９形成工程時に反射防止膜としても用いら
れる。
【００３１】（第３実施形態例）図１３は、本発明の第
３実施形態例による半導体素子の素子分離膜形成方法の
工程を示す断面図である。まず、図１３に示すように、
半導体基板５１上部にパッド酸化膜５３、第１窒化膜５
５を形成し、その上部に化学気相蒸着（Chemical Vapor
Deposition、以下ＣＶＤという）方法を用いて酸化膜
５７を形成する。この際、前記パッド酸化膜５３は約３
０〜１５０オングストローム（Å）程度の厚さに形成す
る。前記第１窒化膜５５は、後述する絶縁膜スペーサで
ある第２窒化膜スペーサ形成のため異方性エッチング工
程時に、エッチングされる程度を考慮して約１５００〜
６０００オングストローム（Å）程度の厚さに形成す
る。前記酸化膜５７は約１００〜５００オングストロー
ム（Å）の厚さに形成する。
３実施形態例による半導体素子の素子分離膜形成方法の
工程を示す断面図である。まず、図１３に示すように、
半導体基板５１上部にパッド酸化膜５３、第１窒化膜５
５を形成し、その上部に化学気相蒸着（Chemical Vapor
Deposition、以下ＣＶＤという）方法を用いて酸化膜
５７を形成する。この際、前記パッド酸化膜５３は約３
０〜１５０オングストローム（Å）程度の厚さに形成す
る。前記第１窒化膜５５は、後述する絶縁膜スペーサで
ある第２窒化膜スペーサ形成のため異方性エッチング工
程時に、エッチングされる程度を考慮して約１５００〜
６０００オングストローム（Å）程度の厚さに形成す
る。前記酸化膜５７は約１００〜５００オングストロー
ム（Å）の厚さに形成する。
【００３２】その次に、前記酸化膜５７上部に感光膜パ
ターン５９を形成する。この際、前記感光膜パターン５
９は半導体基板５１の素子分離領域を露出させるように
形成する。
ターン５９を形成する。この際、前記感光膜パターン５
９は半導体基板５１の素子分離領域を露出させるように
形成する。
【００３３】次に、第１の実施形態例と全く同様に、素
子分離絶縁膜を形成する。すなわち、前記感光膜パター
ン５９をマスクにして、前記酸化膜５７と前記第１窒化
膜５５とパッド酸化膜５３を順次エッチングして、所定
のパターンを形成し、このエッチングの際に過重エッチ
ングして、半導体基板５１に約５０〜１５０オングスト
ローム（Å）の厚さの第１溝を形成する。その後、前記
感光膜パターン５９を除去する。
子分離絶縁膜を形成する。すなわち、前記感光膜パター
ン５９をマスクにして、前記酸化膜５７と前記第１窒化
膜５５とパッド酸化膜５３を順次エッチングして、所定
のパターンを形成し、このエッチングの際に過重エッチ
ングして、半導体基板５１に約５０〜１５０オングスト
ローム（Å）の厚さの第１溝を形成する。その後、前記
感光膜パターン５９を除去する。
【００３４】次いで、露出した半導体基板５１の表面を
フッ酸系のエッチング溶液で洗浄後、第２窒化膜スペー
サ（図示せず）を形成し、続いて、第２溝（図示せず）
を形成する。さらに、前述の図５同様、前記半導体基板
５１の露出した部分上に熱酸化工程を行いフィールド酸
化膜である熱酸化膜を形成する。第１窒化膜等を除去す
ると、バードビークが小さく上部構造が平坦化した素子
分離絶縁膜（図示せず）を形成される。
フッ酸系のエッチング溶液で洗浄後、第２窒化膜スペー
サ（図示せず）を形成し、続いて、第２溝（図示せず）
を形成する。さらに、前述の図５同様、前記半導体基板
５１の露出した部分上に熱酸化工程を行いフィールド酸
化膜である熱酸化膜を形成する。第１窒化膜等を除去す
ると、バードビークが小さく上部構造が平坦化した素子
分離絶縁膜（図示せず）を形成される。
【００３５】この際、前記酸化膜５７は、後続工程の第
２窒化膜スペーサ（図示せず）を形成するための異方性
エッチング工程時に第１窒化膜パターン（図示せず）の
損失を減少させ、相対的に活性領域に残存する第１窒化
膜パターン（図示せず）の厚さを増加させバードビーク
を抑える役割を果す。さらに、酸化膜５７は感光膜パタ
ーン５９形成工程の際に反射防止膜としても用いられ
る。
２窒化膜スペーサ（図示せず）を形成するための異方性
エッチング工程時に第１窒化膜パターン（図示せず）の
損失を減少させ、相対的に活性領域に残存する第１窒化
膜パターン（図示せず）の厚さを増加させバードビーク
を抑える役割を果す。さらに、酸化膜５７は感光膜パタ
ーン５９形成工程の際に反射防止膜としても用いられ
る。
【００３６】（第４実施形態例）図１４及び図１５は、
本発明の第４実施形態例による半導体素子の素子分離膜
形成方法の工程を示す断面図である。図１４及び図１５
において、６１は半導体基板、６３はパッド酸化膜、６
５は第１窒化膜、６７は第２窒化膜スペーサである。先
ず前記第１実施例と同様の工程を行い、図３と同様の構
造を形成する。
本発明の第４実施形態例による半導体素子の素子分離膜
形成方法の工程を示す断面図である。図１４及び図１５
において、６１は半導体基板、６３はパッド酸化膜、６
５は第１窒化膜、６７は第２窒化膜スペーサである。先
ず前記第１実施例と同様の工程を行い、図３と同様の構
造を形成する。
【００３７】次に、半導体基板６１の露出した部分を約
８００〜１１００℃程度の温度下で熱酸化工程を行い、
図１４に示すように、約２００〜１０００オングストロ
ーム（Å）程度の厚さの第１熱酸化膜６９を形成する。
次いで、図１５に示すように、フッ酸系のエッチング溶
液で前記第１熱酸化膜６９を除去し、前記露出した半導
体基板６１に前記第１熱酸化膜６９の半分程の厚さの約
１００〜５００オングストローム（Å）程度の深さの第
２溝７１を形成する。
８００〜１１００℃程度の温度下で熱酸化工程を行い、
図１４に示すように、約２００〜１０００オングストロ
ーム（Å）程度の厚さの第１熱酸化膜６９を形成する。
次いで、図１５に示すように、フッ酸系のエッチング溶
液で前記第１熱酸化膜６９を除去し、前記露出した半導
体基板６１に前記第１熱酸化膜６９の半分程の厚さの約
１００〜５００オングストローム（Å）程度の深さの第
２溝７１を形成する。
【００３８】その次に、第１実施形態例と同様に図５と
図６で示した工程を行い、前記第２溝７１に素子分離絶
縁膜（図示せず）を形成する。
図６で示した工程を行い、前記第２溝７１に素子分離絶
縁膜（図示せず）を形成する。
【００３９】第４の実施形態例では、前記第２実施例又
は第３実施例のように、第１窒化膜と感光膜パターンの
間に、感光膜パターン形成のときに反射防止膜にもなる
酸化窒化膜やＣＶＤ方法による酸化膜を形成し、後続工
程を第４実施例のように行い素子分離絶縁膜（図示せ
ず）を形成することもできる。
は第３実施例のように、第１窒化膜と感光膜パターンの
間に、感光膜パターン形成のときに反射防止膜にもなる
酸化窒化膜やＣＶＤ方法による酸化膜を形成し、後続工
程を第４実施例のように行い素子分離絶縁膜（図示せ
ず）を形成することもできる。
【００４０】
【発明の効果】前記で説明したように、本発明による半
導体素子の素子分離膜形成方法においては次のような効
果を有する。本発明による半導体素子の素子分離膜形成
方法においては、従来のＬＯＣＯＳ技術に比べバードビ
ークが殆ど発生しないため広い活性領域を確保すること
ができる。さらに、本発明による半導体素子の素子分離
膜形成方法においては、嵩の比が約９０％以上に保持さ
れる優れた平坦性により素子分離絶縁膜による光の乱反
射が防止されノッチング現象を防止することができる。
そして、本発明による半導体素子の素子分離膜形成方法
においては、嵩の比を増加させパンチスルー電圧を大き
くすることにより半導体素子の電気的特性、動作特性及
び信頼性は勿論、歩留りを向上させることができる。そ
のため、本発明による半導体素子の素子分離膜形成方法
は、半導体素子の高集積化に適する。
導体素子の素子分離膜形成方法においては次のような効
果を有する。本発明による半導体素子の素子分離膜形成
方法においては、従来のＬＯＣＯＳ技術に比べバードビ
ークが殆ど発生しないため広い活性領域を確保すること
ができる。さらに、本発明による半導体素子の素子分離
膜形成方法においては、嵩の比が約９０％以上に保持さ
れる優れた平坦性により素子分離絶縁膜による光の乱反
射が防止されノッチング現象を防止することができる。
そして、本発明による半導体素子の素子分離膜形成方法
においては、嵩の比を増加させパンチスルー電圧を大き
くすることにより半導体素子の電気的特性、動作特性及
び信頼性は勿論、歩留りを向上させることができる。そ
のため、本発明による半導体素子の素子分離膜形成方法
は、半導体素子の高集積化に適する。
【図１】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図２】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図３】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図４】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図５】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図６】本発明の第１実施形態例による半導体素子の素
子分離膜形成方法の工程を示す断面図である。
子分離膜形成方法の工程を示す断面図である。
【図７】第１実施形態例においてエッチング溶液による
洗浄工程を行わずに第２窒化膜スペーサを形成したとき
の図３“Ｂ”部分の拡大断面図である。
洗浄工程を行わずに第２窒化膜スペーサを形成したとき
の図３“Ｂ”部分の拡大断面図である。
【図８】第１実施形態例においてエッチング溶液による
洗浄工程を長時間行い第２窒化膜スペーサを形成したと
きの図３“Ｂ”部分を示す断面図である。
洗浄工程を長時間行い第２窒化膜スペーサを形成したと
きの図３“Ｂ”部分を示す断面図である。
【図９】図８の工程によって得られた、活性化領域の縁
に欠陥３４を有する素子分離絶縁膜３７を示す平面図で
ある。
に欠陥３４を有する素子分離絶縁膜３７を示す平面図で
ある。
【図１０】図９のＩ−Ｉ線に沿う断面図である。
【図１１】図４のＣ部分の拡大断面図である。
【図１２】本発明の第２実施形態例による半導体素子の
素子分離膜形成方法の工程を示す断面図である。
素子分離膜形成方法の工程を示す断面図である。
【図１３】本発明の第３実施形態例による半導体素子の
素子分離膜形成方法の工程を示す断面図である。
素子分離膜形成方法の工程を示す断面図である。
【図１４】本発明の第４実施形態例による半導体素子の
素子分離膜形成方法の工程を示す断面図である。
素子分離膜形成方法の工程を示す断面図である。
【図１５】本発明の第４実施形態例による半導体素子の
素子分離膜形成方法の工程を示す断面図である。
素子分離膜形成方法の工程を示す断面図である。
【図１６】従来の半導体素子の素子分離膜形成方法の工
程を示す断面図である。
程を示す断面図である。
【図１７】従来の半導体素子の素子分離膜形成方法の工
程を示す断面図である。
程を示す断面図である。
【図１８】従来の半導体素子の素子分離膜形成方法の工
程を示す断面図である。
程を示す断面図である。
【図１９】従来の半導体素子の素子分離膜形成方法の工
程を示す断面図である。
程を示す断面図である。
２１ 半導体基板 ２３ パッド酸化膜 ２３ａ パッド酸化膜パターン ２５ 第１窒化膜 ２５ａ 第１窒化膜パターン ２７ 感光膜パターン ２９ 第１溝 ３０ 自然酸化膜 ３１ 第２窒化膜スペーサ ３２ アンダーカット ３３ 第２溝 ３４ 欠陥 ３５ 熱酸化膜 ３７ 素子分離絶縁膜 １００ 活性領域 ２００ 素子分離領域 Ａ バードビーク Ｄ 第１溝の深さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 趙 炳珍 大韓民国京畿道利川市夫鉢邑牙美里山 136−１ 現代電子産業株式会社内 (72)発明者 金 鍾哲 大韓民国京畿道利川市夫鉢邑牙美里山 136−１ 現代電子産業株式会社内 (56)参考文献 特開 昭63−299144（ＪＰ，Ａ) 特開 平６−283522（ＪＰ，Ａ) 特開 平５−21595（ＪＰ，Ａ) 特開 平５−198570（ＪＰ，Ａ) 特開 平８−31811（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316
Claims (5)
- 【請求項１】 半導体基板を提供する工程と、 前記半導体基板上部にパッド酸化膜と第１窒化膜と感光
膜とを順次形成する工程と、 前記感光膜をマスクとして前記パッド酸化膜と前記第１
窒化膜を過重にエッチングし、前記半導体基板にパッド
酸化膜パターンと第１窒化膜パターンと第１溝とを形成
する工程と、 前記構造の表面をエッチング溶液で洗浄する洗浄工程
と、 前記第１窒化膜パターンと前記パッド酸化膜パターンと
前記第１溝の側壁に第２窒化膜スペーサを形成する工程
と、 前記第１窒化膜パターンと前記第２窒化膜スペーサをマ
スクにし、前記半導体基板の第１溝内に第２溝を形成す
る工程と、 前記第２溝を形成する工程の後に、前記第２溝に残留し
ているエッチング残留物を、ＣＦ4とＣＨＦ3、及びＡｒ
の混合ガスのプラズマを用いた乾式方法で除去する工程
と、 第２溝の表面を熱酸化させて熱酸化膜を形成する工程
と、 前記第１窒化膜パターンと前記パッド酸化膜パターン及
び第２窒化膜スペーサを除き、素子分離膜を形成する工
程とを含んでなることを特徴とする半導体素子の素子分
離膜形成方法。 - 【請求項２】前記パッド酸化膜は約３０〜１５０オング
ストローム（Å）の厚さに形成され、前記第１窒化膜は
約１５００〜６０００オングストローム（Å）の厚さに
形成され、前記第１溝は約５０〜１５０オングストロー
ム（Å）の深さに形成され、前記第２溝は約２００〜５
００オングストローム（Å）の深さに形成されることを
特徴とする請求項１記載の半導体素子の素子分離膜形成
方法。 - 【請求項３】 前記乾式方法で除去する工程において用
いられるＣＦ4とＣＨＦ3の割合は、７５：６５〜２５：
３５であることを特徴とする請求項１または２に記載の
半導体素子の素子分離膜形成方法。 - 【請求項４】 前記第２窒化膜スペーサを形成する工程
と、前記第２溝を形成する工程は、一つのエッチング装
備で行うことを特徴とする請求項１〜３のいずれかに記
載の半導体素子の素子分離膜形成方法。 - 【請求項５】 前記洗浄工程の時間は、約１０〜１００
秒間であることを特徴とする請求項１に記載の半導体素
子の素子分離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-12197 | 1996-04-22 | ||
| KR1019960012197A KR100209367B1 (ko) | 1996-04-22 | 1996-04-22 | 반도체 소자의 소자분리 절연막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041291A JPH1041291A (ja) | 1998-02-13 |
| JP3076772B2 true JP3076772B2 (ja) | 2000-08-14 |
Family
ID=19456309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09104812A Expired - Fee Related JP3076772B2 (ja) | 1996-04-22 | 1997-04-22 | 半導体素子の素子分離膜形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5940719A (ja) |
| JP (1) | JP3076772B2 (ja) |
| KR (1) | KR100209367B1 (ja) |
| CN (1) | CN1062679C (ja) |
| DE (1) | DE19716687B4 (ja) |
| GB (1) | GB2312552B (ja) |
| TW (1) | TW418482B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| DE10000465C2 (de) * | 2000-01-07 | 2003-06-18 | Forschungszentrum Juelich Gmbh | Mechanisch miteinander verbundene Brennstoffzellen sowie Verfahren zu deren Herstellung |
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
| US6864041B2 (en) * | 2001-05-02 | 2005-03-08 | International Business Machines Corporation | Gate linewidth tailoring and critical dimension control for sub-100 nm devices using plasma etching |
| US6495430B1 (en) * | 2002-05-21 | 2002-12-17 | Macronix International Co., Ltd. | Process for fabricating sharp corner-free shallow trench isolation structure |
| US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
| DE102004042459B3 (de) * | 2004-08-31 | 2006-02-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis |
| CN101359615B (zh) * | 2007-07-30 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件隔离结构及半导体器件的制作方法 |
| US9159576B2 (en) * | 2013-03-05 | 2015-10-13 | Qualcomm Incorporated | Method of forming finFET having fins of different height |
| CN109216257B (zh) * | 2017-07-03 | 2020-12-15 | 无锡华润上华科技有限公司 | Ldmos的隔离结构的制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021595A (ja) * | 1973-06-29 | 1975-03-07 | ||
| US4561172A (en) * | 1984-06-15 | 1985-12-31 | Texas Instruments Incorporated | Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions |
| US4583281A (en) * | 1985-03-13 | 1986-04-22 | General Electric Company | Method of making an integrated circuit |
| JPS6387742A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体装置の製造方法 |
| US4981813A (en) * | 1987-02-24 | 1991-01-01 | Sgs-Thomson Microelectronics, Inc. | Pad oxide protect sealed interface isolation process |
| DE3865058D1 (de) * | 1987-02-24 | 1991-10-31 | Sgs Thomson Microelectronics | Isolationsverfahren mit einer durch eine schutzschicht aus oxid geschuetzten zwischenschicht. |
| JP2589839B2 (ja) * | 1990-02-02 | 1997-03-12 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH0521595A (ja) * | 1991-07-10 | 1993-01-29 | Sharp Corp | 半導体基板の洗浄方法 |
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| KR940003070A (ko) * | 1992-07-10 | 1994-02-19 | 문정환 | 반도체소자의 단위소자간 격리방법 |
| JPH06283522A (ja) * | 1993-03-30 | 1994-10-07 | Sony Corp | 半導体装置の素子間分離方法 |
| JPH0831811A (ja) * | 1994-07-15 | 1996-02-02 | Sony Corp | 半導体装置の素子分離領域の形成方法 |
| TW256945B (en) * | 1994-10-08 | 1995-09-11 | United Microelectronics Corp | Process of device isolation |
| KR100197651B1 (ko) * | 1995-11-03 | 1999-06-15 | 김영환 | 반도체 소자의 소자 분리막 제조방법 |
-
1996
- 1996-04-22 KR KR1019960012197A patent/KR100209367B1/ko not_active IP Right Cessation
-
1997
- 1997-04-14 US US08/837,977 patent/US5940719A/en not_active Expired - Lifetime
- 1997-04-18 TW TW086105022A patent/TW418482B/zh not_active IP Right Cessation
- 1997-04-21 DE DE19716687A patent/DE19716687B4/de not_active Expired - Fee Related
- 1997-04-21 GB GB9708028A patent/GB2312552B/en not_active Expired - Fee Related
- 1997-04-22 JP JP09104812A patent/JP3076772B2/ja not_active Expired - Fee Related
- 1997-04-22 CN CN97104128A patent/CN1062679C/zh not_active Expired - Fee Related
-
1999
- 1999-02-22 US US09/252,675 patent/US6027985A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970072298A (ko) | 1997-11-07 |
| US6027985A (en) | 2000-02-22 |
| JPH1041291A (ja) | 1998-02-13 |
| US5940719A (en) | 1999-08-17 |
| TW418482B (en) | 2001-01-11 |
| GB9708028D0 (en) | 1997-06-11 |
| KR100209367B1 (ko) | 1999-07-15 |
| DE19716687A1 (de) | 1997-10-30 |
| GB2312552A (en) | 1997-10-29 |
| CN1165402A (zh) | 1997-11-19 |
| CN1062679C (zh) | 2001-02-28 |
| GB2312552B (en) | 2001-05-09 |
| DE19716687B4 (de) | 2006-06-01 |
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Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 10 |
|
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