KR970072298A - 반도체소자의 소자분리절연막 형성방법 - Google Patents
반도체소자의 소자분리절연막 형성방법 Download PDFInfo
- Publication number
- KR970072298A KR970072298A KR1019960012197A KR19960012197A KR970072298A KR 970072298 A KR970072298 A KR 970072298A KR 1019960012197 A KR1019960012197 A KR 1019960012197A KR 19960012197 A KR19960012197 A KR 19960012197A KR 970072298 A KR970072298 A KR 970072298A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- forming
- nitride
- etching
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims abstract 48
- 150000004767 nitrides Chemical class 0.000 claims abstract 39
- 238000005530 etching Methods 0.000 claims abstract 29
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract 9
- 239000000758 substrate Substances 0.000 claims abstract 8
- 229960002050 hydrofluoric acid Drugs 0.000 claims abstract 7
- 125000006850 spacer group Chemical group 0.000 claims abstract 7
- 238000004140 cleaning Methods 0.000 claims 7
- 230000001590 oxidative effect Effects 0.000 claims 4
- 230000003667 anti-reflective effect Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000001035 drying Methods 0.000 claims 1
- 238000002156 mixing Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 150000003303 ruthenium Chemical class 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract 1
- 244000045947 parasite Species 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 패드산화막과 제1질화막을 형성하고 소자분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 과도식각하여 상기 반도체기판에 제1홈을 형성한 다음, 상부구조표면을 불산계열의 식각용액으로 세정하고 상기 제1홈 측벽에 제2질화막 스페이서를 형성한 다음, 제1, 2질화막을 마스크로하여 상기 제1홈에 제2홈을 형성하고 상기 제2홈에 열산화막을 형성한 다음, 상기 제1, 2질화막 및 패드산화막을 제거하는 평탄화공정으로 소자분리절연막을 형성함으로써 넓은 활성영역을 확보하고 단차로 인하여 발생되는 나칭형상을 방지하며, 큰 부비로 펀치쓰루전압을 증가시켜 접합누설 전류를 감소시킴으로써 활성영역의 완전한 전기적 격리를 실현하는 동시에 후속공정을 용이하게 반도체소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 제1실시예에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도.
Claims (38)
- 반도체기판 상부에 패드산화막과 제1질화막을 순차적으로 형성하는 공정과, 소자분리마스크를 이용한 식각공정으로 상기 패드산화막과 제1질화막을 식각하되, 과도식각하여 소정깊이의 상기 반도체기판을 식각함으로써 제1홈을 형성하는 공정과, 전체상부구조 표면을 불산계열의 식각용액으로 세정하는 공정과, 상기 제1홈형성시 형성된 제1질화막패턴 및 패드산화막패턴 그리고 상기 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기제1홈 내부에 제2홈을 형성하는 공정과, 상기 제2홈의 표면을 열산화시켜 열산화막을 형성하는 공정과, 제1, 2질화막과 패드산화막을 제거한 후 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 패드산화막은 30~150Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제1질화막은 1500~6000Å 정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제1홈은 50~150Å 정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제2질화막 스페이서는 100~800Å 두께로 중착된 제2질화막을 이방성식각하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 세정공정은 루산계열의 식각용액으로 10 내지 100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항 또는 제6항에 있어서, 상기 세정공정은 자연산화막을 제거하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제2홈은 200~500Å 정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제2홈 형성공정에서 상기 제2홈에 식각잔유물이 유발시 식각잔유물 제거공정을 추가 하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제9항에 있어서, 상기 식각잔유물 제고공정은 CF4, CHF3, 및 Ar의 혼합가스 플라즈마를 이용하여 건식방법으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제9항 또는 제10항에 있어서, 상기 식각잔유물 제거공정은 CF4: CHF3의 혼합비가 75 : 65~25 : 35 비율로 구성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 소자분리절연막은 2500~3500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리절연막 형성방법.
- 제1항에 있어서, 상기 제2질화막 스페이서를 형성하는 이방성식각공정과 제2홈 형성 식각공정은 식각시간에 따른 가스의 종류, 비율, 압력 및 파워 등을 변화시켜 하나의 식각장비에서 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자 분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과, 상기 제1질화막패턴과 제2질화막 스페이서를 마스크로하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈을 열산화시켜 열산화막을 형성하는 공정과, 상기 제1, 2질화막과 패드산화막을 제거하는 평탄화공정으로 열산화막인 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리 절연막 형성방법.
- 제14항에 있어서, 상기 반사방지막은 산화질화막이나 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항 또는 제15항에 있어서, 상기 반사방지막은 100~500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항 또는 제15항에 있어서, 상기 반사방지막은 상기 제1질화막 식각방지막인 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법
- 제14항에 있어서, 제1질화막은 1500~6000Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법
- 제14항에 있어서, 상기 제1홈은 50~150Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항에 있어서, 상기 세정공정은 불산계열의 식각용액으로 10~100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항에 있어서, 상기 제2홈은 200~500Å 정도 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항에 있어서, 상기 제2홈 형성공정은 상기 제2홈에 식각잔유물 유발시 식각잔유물 제거공정을 추가하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제14항에 있어서, 상기 소자분리절연막은 2500~3500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 반도체기판 상부에 패드산화막, 제1질화막 및 반사방지막을 순차적으로 소정두께 형성하는 공정과, 소자 분리마스크를 이용한 식각공정으로 상기 제1질화막과 패드산화막을 식각하되, 과도식각하여 상기 반도체기판을 소정두께 식각하여 제1홈과 제1질화막패턴 그리고 패드산화막패턴을 형성하는 공정과, 전체구조상부를 불산계열의 식각용액으로 세정하는 공정과, 상기 제1질화막패턴과 패드산화막패턴 그리고 제1홈 측벽에 제2질화막 스페이서를 형성하는 공정과 상기 제2질호막 스페이서 사이로 노줄된 반도체기판인 제1홈을 열산화시켜 제1열산화막을 형성하는 공정과, 상기 제1열산화막을 제거하여 상기 제1홈에 제2홈을 형성하는 공정과, 상기 제2홈 표면을 열산화하여 제2열산화막을 형성하는 공정과, 상기 제1, 2질화막과 패드산화막을 제거하는 평탄화 공정으로 제2열산화막인 소자 분리 절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 제1질화막은 반사방지막이 상부에 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제25항에 있어서, 상기 반사방지막은 산화질화막이나 CVD 산화막이 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제25항 또는 26항에 있어서, 상기 반사방지막은 100~500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 제1질화막은 제1질화막 식각방지막이 상부에 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제28항에 있어서, 상기 제1질화막 식각방지막은 산화질화막이나 CVD 산화막이 사용되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제28항 또는 제29항에 있어서, 상기 제1질화막 식각방지막은 100~500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 제1질화막은 1500~6000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 과도식각공정은 상기 반도체기판을 50~150Å 두께 식각하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 세정공정은 불산계열의 식각용액으로 10~100초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 제1열산화막은 800~1100℃의 온도에서 열산화공정으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항 또는 제34항에 있어서, 상기 제1열산화막은 200~1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 제1열산화막 제거공정은 불산계열의 식각용액으로 실시되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 제24항에 있어서, 상기 제2홈은 100~500Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법
- 제24항에 있어서, 상기 소자분리절연막은 2500~3500Å 정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960012197A KR100209367B1 (ko) | 1996-04-22 | 1996-04-22 | 반도체 소자의 소자분리 절연막 형성방법 |
US08/837,977 US5940719A (en) | 1996-04-22 | 1997-04-14 | Method for forming element isolating film of semiconductor device |
TW086105022A TW418482B (en) | 1996-04-22 | 1997-04-18 | Method for forming element isolating film of semiconductor device |
DE19716687A DE19716687B4 (de) | 1996-04-22 | 1997-04-21 | Verfahren zur Bildung eines Elementisolierfilms einer Halbleitervorrichtung |
GB9708028A GB2312552B (en) | 1996-04-22 | 1997-04-21 | Method for forming element isolating film of semiconductor device |
JP09104812A JP3076772B2 (ja) | 1996-04-22 | 1997-04-22 | 半導体素子の素子分離膜形成方法 |
CN97104128A CN1062679C (zh) | 1996-04-22 | 1997-04-22 | 形成半导体器件的元件隔离膜的方法 |
US09/252,675 US6027985A (en) | 1996-04-22 | 1999-02-22 | Method for forming element isolating film of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960012197A KR100209367B1 (ko) | 1996-04-22 | 1996-04-22 | 반도체 소자의 소자분리 절연막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970072298A true KR970072298A (ko) | 1997-11-07 |
KR100209367B1 KR100209367B1 (ko) | 1999-07-15 |
Family
ID=19456309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960012197A KR100209367B1 (ko) | 1996-04-22 | 1996-04-22 | 반도체 소자의 소자분리 절연막 형성방법 |
Country Status (7)
Country | Link |
---|---|
US (2) | US5940719A (ko) |
JP (1) | JP3076772B2 (ko) |
KR (1) | KR100209367B1 (ko) |
CN (1) | CN1062679C (ko) |
DE (1) | DE19716687B4 (ko) |
GB (1) | GB2312552B (ko) |
TW (1) | TW418482B (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
DE10000465C2 (de) * | 2000-01-07 | 2003-06-18 | Forschungszentrum Juelich Gmbh | Mechanisch miteinander verbundene Brennstoffzellen sowie Verfahren zu deren Herstellung |
US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
JP2002134604A (ja) * | 2000-10-27 | 2002-05-10 | Oki Electric Ind Co Ltd | 半導体装置における素子分離領域の形成方法 |
US6864041B2 (en) * | 2001-05-02 | 2005-03-08 | International Business Machines Corporation | Gate linewidth tailoring and critical dimension control for sub-100 nm devices using plasma etching |
US6495430B1 (en) * | 2002-05-21 | 2002-12-17 | Macronix International Co., Ltd. | Process for fabricating sharp corner-free shallow trench isolation structure |
US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
DE102004042459B3 (de) * | 2004-08-31 | 2006-02-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis |
CN101359615B (zh) * | 2007-07-30 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件隔离结构及半导体器件的制作方法 |
US9159576B2 (en) | 2013-03-05 | 2015-10-13 | Qualcomm Incorporated | Method of forming finFET having fins of different height |
CN109216257B (zh) * | 2017-07-03 | 2020-12-15 | 无锡华润上华科技有限公司 | Ldmos的隔离结构的制造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5021595A (ko) * | 1973-06-29 | 1975-03-07 | ||
US4561172A (en) * | 1984-06-15 | 1985-12-31 | Texas Instruments Incorporated | Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions |
US4583281A (en) * | 1985-03-13 | 1986-04-22 | General Electric Company | Method of making an integrated circuit |
JPS6387742A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体装置の製造方法 |
EP0284456B1 (en) * | 1987-02-24 | 1991-09-25 | STMicroelectronics, Inc. | Pad oxide protect sealed interface isolation process |
US4981813A (en) * | 1987-02-24 | 1991-01-01 | Sgs-Thomson Microelectronics, Inc. | Pad oxide protect sealed interface isolation process |
JP2589839B2 (ja) * | 1990-02-02 | 1997-03-12 | シャープ株式会社 | 半導体装置の製造方法 |
JPH0521595A (ja) * | 1991-07-10 | 1993-01-29 | Sharp Corp | 半導体基板の洗浄方法 |
JPH05198570A (ja) * | 1991-10-01 | 1993-08-06 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
US5246537A (en) * | 1992-04-30 | 1993-09-21 | Motorola, Inc. | Method of forming recessed oxide isolation |
KR940003070A (ko) * | 1992-07-10 | 1994-02-19 | 문정환 | 반도체소자의 단위소자간 격리방법 |
JPH06283522A (ja) * | 1993-03-30 | 1994-10-07 | Sony Corp | 半導体装置の素子間分離方法 |
JPH0831811A (ja) * | 1994-07-15 | 1996-02-02 | Sony Corp | 半導体装置の素子分離領域の形成方法 |
TW256945B (en) * | 1994-10-08 | 1995-09-11 | United Microelectronics Corp | Process of device isolation |
KR100197651B1 (ko) * | 1995-11-03 | 1999-06-15 | 김영환 | 반도체 소자의 소자 분리막 제조방법 |
-
1996
- 1996-04-22 KR KR1019960012197A patent/KR100209367B1/ko not_active IP Right Cessation
-
1997
- 1997-04-14 US US08/837,977 patent/US5940719A/en not_active Expired - Lifetime
- 1997-04-18 TW TW086105022A patent/TW418482B/zh not_active IP Right Cessation
- 1997-04-21 DE DE19716687A patent/DE19716687B4/de not_active Expired - Fee Related
- 1997-04-21 GB GB9708028A patent/GB2312552B/en not_active Expired - Fee Related
- 1997-04-22 CN CN97104128A patent/CN1062679C/zh not_active Expired - Fee Related
- 1997-04-22 JP JP09104812A patent/JP3076772B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-22 US US09/252,675 patent/US6027985A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1041291A (ja) | 1998-02-13 |
JP3076772B2 (ja) | 2000-08-14 |
CN1062679C (zh) | 2001-02-28 |
US5940719A (en) | 1999-08-17 |
KR100209367B1 (ko) | 1999-07-15 |
US6027985A (en) | 2000-02-22 |
GB2312552A (en) | 1997-10-29 |
CN1165402A (zh) | 1997-11-19 |
TW418482B (en) | 2001-01-11 |
GB2312552B (en) | 2001-05-09 |
DE19716687B4 (de) | 2006-06-01 |
DE19716687A1 (de) | 1997-10-30 |
GB9708028D0 (en) | 1997-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI326896B (en) | Amorphous carbon etch stop layer for contact hole etch process | |
KR970072298A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
JPH11186236A (ja) | エッチング方法 | |
JP3241020B2 (ja) | 半導体装置の製造方法 | |
TWI609457B (zh) | 形成接觸洞的方法與具有接觸插塞的半導體結構 | |
KR20020042251A (ko) | 반도체 소자의 분리구조 제조방법 | |
KR20000017167A (ko) | 큰 종횡비를 갖는 홀을 제조하는 공정 | |
KR0172792B1 (ko) | 반도체소자의 소자분리 영역의 제조방법 | |
KR100275136B1 (ko) | 반도체장치의 폴리실리콘 플러그패드 형성 방법 | |
JPH1126571A (ja) | 半導体装置の製造方法 | |
JPH0366145A (ja) | 半導体装置 | |
KR100237749B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
KR100490299B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
KR100904612B1 (ko) | 보더레스 콘택홀 형성방법 | |
KR100446860B1 (ko) | 반도체소자의 제조방법 | |
KR100548586B1 (ko) | 반도체소자의 트랜치 제조방법 | |
KR100511129B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR930000875B1 (ko) | 드라이 에치를 이용한 질화막 제거방법 | |
KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
KR20020032697A (ko) | 반도체 소자의 측벽 스페이서 형성 방법 | |
KR100507380B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
TW441012B (en) | Manufacturing method of spacer in the self-aligned contact process | |
KR0128492B1 (ko) | 소자분리막 형성 방법 | |
KR100564428B1 (ko) | 반도체 소자의 폴리실리콘 플러그 형성 방법 | |
KR980006092A (ko) | 반도체 소자의 소자분리막 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120323 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |