KR0172792B1 - 반도체소자의 소자분리 영역의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리영역의 제조방법에 관한 것으로서, 질화막 패턴을 식각마스크로하여 다양한 크기의 폭과 간격을 갖는 트팬치들을 형성하고, 상기 트랜치를 메우는 평탄화되지 않은 산화막을 상기 구조의 전표면에 도포한 후, 상기 산화막에 비해 식각 속도가 느린 계열의 SOG층을 상기 산화막 상에 도포하고, 상기 SOG층과 산화막의 일정 두께를 건식식각방법으로 제거하면, 상기 SOG층이 일차로 식각 정지층이 되어 상기 반도체기판의 상부에 굴곡진 표면을 갖는 산화막과 상기 산화막의 굴곡진 부분을 메우고 있는 SOG층으로 구성되는 토플로지를 얻을 수 있으며, 그후, 상기 SOG층과 산화막을 CMP 방법으로 연마시켜 제거하면, 상기 질화막 패턴이 이차로 식각 정지층이 되어 평탄화된 표면을 갖는 소자분리영역을 형성하였으므로, 디슁이나 잔류 산화막 생성이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 소자분리 영역의 제조방법
제1a도 및 제1b도는 종래 기술에 따른 반도체소자의 소자분리 영역의 제조 공정도.
제2a도 내지 제2c도는 본 발명에 따른 반도체소자의 소자분리 영역의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드산화막
3 : 질화막 4 : 트랜치
5 : 산화막 6 : 잔류산화막
7 : SOG층
본 발명은 반도체소자의 소자분리 영역의 제조방법에 관한 것으로서, 트랜치 식각 마스크인 질화막 패턴과 트랜치를 메우는 산화막의 상측에 도포된 SOG층을 씨.엠.피(chemical mechanical polishing; 이하 CMP라 칭함) 연마의 마스크로 사용하여 다양한 크기의 트랜치를 균일한 두께로 효과적으로 메워 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리영역의 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하LOCOS라 칭함) 방법이나, 반도체 기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체 기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench)분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
상기 LOCOS 필드 산화막의제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘으로 된 반도체기판의 표면을 열산화시켜 패드 산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자 분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로하여 반도체 기판을 소정 두께 열산화시켜 필드 산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 버즈 빅이라는 경사면이 형성된다.
상기의 버즈빅에 의해 반도체 기판에 스트레스가 인가되어 격자결함이 발생되므로 누설전류가 증가되어 소자 동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.
따라서, 작은 면적으로 소자를 분리할 수 있는 트랜치에 의한 소자 분리 방법이 사용되기도 한다.
제1a도 및 제1b도는 종래 기술에 따른 반도체소자의 소자분리 영역의 제조 공정도이다.
먼저, 실리콘 반도체기판(1)에서 소자분리 영역으로 예정되어 부분을 노출시키는 순차적으로 적층되어 있는 패드산화막(2)과 질화막(3) 패턴을 형성한다.
그다음 상기 질화막(3) 패턴에 의해 노출되어 있는 반도체기판(1)을 소정깊이로 식각하여 트랜치(4)들을 형성하고, 상기 구조의 전표면에 상기 트랜치(4)를 완전히 메울 정도 두께의 산화막(5)을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성한다(제1A도 참조).
그후, 상기 반도체기판(1)의 활성영역 상부에 형성되어 있는 산화막(5)을 CMP 방법으로 제거하여 평탄화시켜 상기 트랜치(4)를 메우는 소자분리 역할의 산화막(5) 패턴을 형성한다.
이때 상기 질화막(3) 패턴이 산화막(5)에 비해 식각 속도가 느리므로 식각 정지층이 되는데, 질화막(3) 패턴들간의 간격이 좁은 셀지역(I)의 경우에는 평탄화가 용이하게 이루어지나, 질화막(3) 패턴들간의 간격이 넓은 지역(II, IV)에서는 CMP용 패드가 변형되어 트랜치(4) 내부의 산화막(5) 표면이 손상되어 오목한 부분이 생기거나, 질화막(3) 패턴의 폭이 넓은 영역(III)에서는 질화막(3) 패턴의 상부에 잔류 산화막(6)이 남게 된다(제1B도 참조).
상기와 같은 종래 기술에 따른 반도체소자의 소자분리 영역의 제조 방법은 질화막 패턴을 마스크로 다양한 크기 및 간격의 트랜치들을 형성하고, 트랜치를 CVD 산화막으로 메운 후, 상부의 산화막을 CMP 공정으로 평탄화시켜, 트랜치를 메우는 산화막 패턴으로 구성되는 소자분리 영역을 형성하는데, 상기 질화막 패턴들간의 간격이 좁은 셀지역에서는 용이하게 평탄화가 이루어지나, 질화막 패턴들간의 간격이 넓은 주변회로 지역에서는 CMP용 패드가 변형되어 트랜치 내부의 산화막 표면이 손상되는 디슁이 발생하거나, 질화막 패턴의 폭이 넓은 부분에서는 질화막 패턴의 상부에 잔류 산화막이 남게되어 후속 질화막 패턴 제거 공정이 어려워져 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 트랜치 식각마스크이자 CMP의 식각정지층이 되는 질화막 패턴의 간격 및 폭에 관계없이 평탄화를 용이하게 실시하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 영역의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리 영역의 제조방법의 특징은, 반도체기판상에 패턴산화막을 형성하는 공정과, 상기 패드산화막 상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어 있는 반도체기판에 트랜치를 형성하는 공정과, 상기 구조의 전표면에 산화막을 도포하여 상기 트랜치를 메우는 공정과, 상기 산화막상에 상기 산화막 보다 식각 속도가 느린 계열의 SOG층을 도포하는 공정과, 상기 SOG층과 산화막의 소정 두께를 건식식각하여 상기 산화막에서 골이진 부분에는 SOG 잔류층이 남도록 하는 공정과, 상기 트랜치 상부의 SOG층 잔류층과 산화막을 순차적으로 CMP공정으로 제거하여 평탄화시키는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체 소자의 소자분리 영역의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2c도는 본 발명에 따른 반도체소자의 소자분리 영역의 제조 공정도이다.
먼저, 실리콘 반도체기판(1)상에 순차적으로 패드산화막(2) 및 질화막(3)을 예정된 두께, 예를들어 각각 100∼500Å, 500∼3000Å 정도의 두께로 형성한 후, 상기 패드산화막(2)과 질화막(3)을 패턴닝하여 반도체기판(1)에서 소자분리 영역으로 예정되어 부분을 노출시키는 패드산화막(2)과 질화막(3) 패턴을 형성한다.
이때 상기 질화막(3) 패턴에의해 정의되는 활성영역은 질화막(3) 패턴의 간격이 주변회로 영역(II,IV)에서는 넓고, 소자들이 밀집되어 있는 셀영영(I)에서는 간격이 좁으며, 질화막(3) 패턴자체의 폭이 넓은 부분(III)도 함께 존재한다.
그다음 상기 질화막(3) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 깊이, 예를들어 1500∼6000Å 정도의 길이로 식각하여 다양한 폭 및 간격을 갖는 트랜치(4)들을 형성하고, 상기 구조의 전표면에 상기 트랜치(4)를 완전히 메울 정도 두께, 예를들어 2000∼10000Å 정도 두께의 CVD 산화막(5)을 형성한다.
그후, 상기 산화막(5) 상에 상기 산화막(5) 보다는 식각 속도가 느린 SOG층(7)을 도포한 후, 400∼450℃ 정도의 온도에서 열처리하여 최종적으로 예정된 두께, 예를들어 2000∼3000Å 정도의 두께로 형성한다. 여기서 상기 SOG층(7)은 메틸기를 포함하는 메틸-실록산 계열이나 실리콘과 메틸기의 몰농도비가 2:1인 메틸-실레스티옥산(silsesquioxane) 계열을 사용한다. 이때 상기 SOG층(7)은 유동성이 우수하므로 토폴로지 변화에 의해 상기 산화막(5) 상부의 홈 부분에서 두껍게 형성되며, 그 두께는 후속 식각 공정시의 식각 조건을 고려하여 형성한다(제2A도 참조).
그다음 상기 SOG층(7)과 산화막(5)을 CHF3/He 또는 CHF3/Ar 가스를 사용하는 건식식각 방법으로 예정된 두께를 순차적으로 제거하여 굴곡진 상측면을 갖는 산화막(5)과 상기 산화막(5)의 굴곡진 부분을 메우고 있는 SOG층(7)을 예정된 두께, 예를들어 500∼1000Å 정도가 남도록 한다.
이때 상기 SOG층(7)에 포함되어 있는 메칠기의 농도가 증가할 수록 건식식각 속도가 증가되는데, 식각가스의 압력이 50mTorr 이상에서는 오히려 메틸의 농도가 증가할 수록 식각 속도가 감소된다. 예를들어 O3-TEOS 산화막과 15중량분을 정도의 메틸기가 함유된 SOG층은 약 1:5 정도의 식각선택비차가 있다.
여기서 상기 메틸-실록산계 SOG는 실리콘 원자와 결합한 메틸기가 실리콘 원자에 대한 전자 도너의역할을 하므로 SOG의 Si-O-Si결합이 산화막의 경우 보다 전자의 분극화 정도가 상대적으로 작다. 따라서 산화막의 Si-O-Si 결합이 하이드로리시스(hydrolysis)반응이 진행되기 쉬우므로 건식식각 속도나 CMP연마 속도가 SOG층(7)이 산화막 보다 느리다(제2B도 참조).
그후, 상기 SOG층(7)과 산화막(5)을 연마액을 사용하는 CMP방법으로 갈아내면, 상기 SOG층(7)과 산화막(5)간의 식각 속도차에 의해 일차로 상기 SOG층(7)이 식각 정지층이 되어 상기 SOG층(7) 상부의 산화막(5)이 어느정도 제거된 후에 SOG층(7)과 질화막(3) 상부의 산화막(5)이 제거되고, 다시 질화막(3) 패턴이 식각정지충이 되어 평탄화되므로, 상기 질화막(3)을 노출시키고 트랜치(4)를 메우는 산화막(5) 패턴으로 구성되는 평탄화된 소자분리 영역을 얻을 수 있다.
이때 질화막(3) 패턴들간의 간격이 좁은 셀지역(I)의 경우에는 평탄화가 용이하게 이루어지고, 질화막(3) 패턴들간의 간격이 넓은 지역(II, IV)에서도 디슁이 방지되며, 질화막(3) 패턴의 폭이 넓은 영역(III)에서는 잔류 산화막이 남지 않게 된다(제2C도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리 영역의제조방법은 질화막 패턴을 식각마스크로 하여 다양한 크기의 폭과 간격을 갖는 트랜치들을 형성하고, 상기 트랜치를 메우는 평탄화되지 않은 산화막을 상기 구조의 전표면에 도포한 후, 상기 산화막에 비해 식각 속도가 느린 계열의 SOG층을 상기산화막 상에 도포하고, 상기 SOG층과 산화막의일정 두께를 건식식각방법으로 제거하면, 상기 SOG층이 일차로 식각 정지층이 되어 상기 반도체 기판의 상부에 굴곡진 표면을 갖는 산화막과 상기 산화막의 굴곡진 부분을 메우고 있는 SOG층으로 구성되는 토폴로지를 얻을 수 있으며, 그후, 상기 SOG층과 산화막을 CMP 방법으로 연마하여 제거하면, 상기 질화막 패턴이 이차로 식각정지층이 되어 평탄화된 표면을 갖는 소자분리영역을 형성하였으므로, 디슁이나 잔류 산화막 생성이 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. 반도체기판상에 패턴산화막을 형성하는 공정과, 상기 패드산화막 상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 질화막과 패드산화막을 순차적으로 제거하여 반도체 기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어 있는 반도체기판에 트랜치를 형성하는 공정과, 상기 구조의 전표면에 산화막을 도포하여 상기 트랜치를 메우는 공정과, 상기 산화막상에 상기 산화막 보다 식각 속도가 느린 계열의 SOG층을 도포하는 공정과, 상기 SOG층과 산화막의 소정 두께를 건식식각하여 상기 산화막에서 골이진 부분에는 SOG 잔류층이 남도록하는 공정과, 상기 트랜치 상기의 SOG층 잔류층과 산화막을 순차적으로 CMP 공정으로 제거하여 평탄화시키는 공정을 구비하는 반도체 소자의 소자분리영역의 제조방법.
  2. 제1항에 있어서, 상기 패드산화막을 100∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  3. 제1항에 있어서, 상기 질화막의 두께를 500∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  4. 제1항에 있어서, 상기 트랜치를 1500∼6000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  5. 제1항에 있어서, 상기 산화막을 2000∼10000Å 두께로 CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  6. 제1항에 있어서, 상기 SOG층을 층 도포한 후, 400∼450℃ 온도에서 열처리하여 최종적으로 2000∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  7. 제1항에 있어서, 상기 SOG층을 메틸-실록산 계열 또는 메틸-실레스티옥산(silsesquioxane) 계열을 사용하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  8. 제1항에 있어서, 상기 SOG층과 산화막의 건식식각 공정은 CHF3/He 또는 CHF3/Ar 가스를 사용하고, 상기 SOG층이 500∼1000Å 두께가 남도록 실시하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
KR1019950059651A 1995-12-27 1995-12-27 반도체소자의 소자분리 영역의 제조방법 KR0172792B1 (ko)

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