KR20020052472A - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 트렌치를 이용한 소자분리공정에서 매립절연막 상부에 질화막패턴을 형성하되, 단차가 낮은 소자분리영역 상에 형성하여 활성영역의 밀도에 관계없이 CMP공정의 식각속도를 균일하게 하여 후속공정을 용이하게 진행할 수 있게 하고, 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게 트랜치를 이용한 소자분리공정에서 소자분리막을 형성하기 위한 화학적 기계적 연마공정 시 활성영역의 밀도에 관계없이 식각속도를 균일하게 하여 소자분리마스크로 사용되는 질화막패턴의 두께를 일정하게 유지하여 소자의 특성을 향상시키는 반도체소자의 소자분리막 형성방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 종래기술을 설명하기로 한다.
먼저, 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴을 형성한다.
다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조 및 소정 두께의 반도체기판을 식각하여 트렌치를 형성한다.
그 다음, 상기 감광막 패턴을 제거한다.
다음, 상기 트렌치의 표면을 열산화시켜 희생산화막을 성장시킨 후 습식식각을 실시하여 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다.
그 후, 다시 열산화공정을 실시하여 상기 트렌치의 표면에 산화막을 형성한다.
다음, 전체표면 상부에 매립절연막을 형성한다.
그 다음, 상기 매립산화막을 상기 질화막을 식각방지막으로 사용하는 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정으로 평탄화시킨다.
다음, 소자분리영역과 반도체기판과의 단차를 줄이기 위하여 상기 매립절연막을 습식식각방법으로 소정 두께 제거하여 소자분리막을 형성한다.
그 후, 상기 질화막을 제거하고, 후속공정을 실시한다.
상기와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 매립절연막 형성 후 실시되는 CMP공정 후 반도체기판에 활성영역 패턴의 밀도에 의해 활성영역 상에 형성되어 있는 질화막패턴의 두께 편차가 심해지는 현상이 발생한다.
이를 방지하기 위하여, 0.25㎛ 로직에서는 매립절연막을 형성하고, 그 상부에 CMP공정의 속도를 조절하기 위해 캐핑질화막을 형성한 후 CMP공정을 실시하였으나, 공정 시간이 길어져 균일도가 저하되는 현상이 발생하였다. 또한, 0.18㎛ 및 0.15㎛ 로직에서는 단차가 높은 활성영역 상의 매립절연막을 식각하는 방법과 더미 활성영역 패턴을 형성하는 방법을 사용하였으나 CMP공정 후 활성영역 상의 질화막패턴의 두께 편차를 줄이는데 한계가 있었다. 이외에도 고선택도의 슬러리(high selectivity slurry)를 이용하여 CMP공정을 실시하였으나, 공정 진행 후 파티클 발생에 의한 소자의 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 매립절연막을 형성하고, 상기 매립절연막 상부에 질화막을 형성한 다음, 단차가 높은 부분에 형성된 질화막을 제거한 후 CMP공정을 실시하여 CMP 공정 시간을 감소시키는 동시에 반도체기판 상의 소자분리마스크로 사용되는 질화막패턴의 두께 편차를 일정하게 유지함으로써 후속 공정을 용이하게 진행할 수 있게 하고, 소자의 특성을 향상시킬 수 있는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 제1질화막패턴
15 : 매립절연막 17 : 제2질화막
18 : 제2질화막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판에 소자분리영역을 노출시키는 제1절연막 패턴을 형성하고, 상기 제1절연막 패턴을 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 구조 전체표면에 매립절연막을 형성하는 공정과,
상기 매립절연막 상부에 제2절연막을 형성하는 공정과,
상기 소자분리영역을 보호하는 소자분리마스크를 식각마스크로 상기 제2절연막을 식각하여 단차가 낮은 상기 소자분리영역 상에 제2절연막패턴을 형성하는 공정과,
상기 매립절연막과 제2절연막패턴을 화학적 기계적 연마공정으로 제거하여평탄화시키는 공정을 포함되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)과 제1질화막(도시안됨)의 적층구조를 형성하고, 상기 제1질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조를 식각하여 소자분리영역으로 예정되는 반도체기판(21)을 노출시키는 제1질화막 패턴(13)과 패드산화막 패턴을 형성한다.
그 후, 상기 감광막 패턴을 제거한다.
그 다음, 상기 제1질화막 패턴(13)을 식각마스크로 상기 반도체기판(11)을 식각하여 트렌치를 형성한다.
그 후, 상기 트렌치의 표면을 열산화시켜 희생산화막(도시안됨)을 성장시킨 후 습식식각을 실시하여 제거하는 희생산화공정을 실시함으로써 상기 트렌치 형성공정 시 발생된 상기 트렌치 표면의 결함을 제거한다.
그 다음, 전체표면 상부에 매립절연막(15)을 형성한다. 상기 매립절연막(15)은 고밀도 플라즈마 산화막(high density plasma oxide layer)으로 형성한다. 이때, 상기 매립절연막(15)은 반도체기판(11)의 활성영역과 소자분리영역 간에서 단차를 형성한다. 상기 단차의 높이(s)는 트렌치의 깊이(v)와 제1질화막패턴(13)의높이(u)를 더한 높이와 같다.
다음, 상기 매립절연막(15) 상부에 제2질화막(17)을 형성한다. 이때, 상기 제2질화막(17)의 두께(t)는 상기 단차의 높이(s)의 1/5 ∼ 1/3로 형성한다. 이는 제2질화막(17)의 식각속도는 상기 매립절연막(15)의 식각속도에 비해 1/5 ∼ 1/3 정도이기 때문이다. (도 1 참조)
그 다음, 상기 매립절연막(15)에서 단차가 낮은 부분을 보호하는 소자분리마스크를 식각마스크로 상기 제2질화막(17)을 식각하여 상기 단차가 낮은 부분에 제2질화막패턴(18)을 형성한다. (도 2 참조)
다음, 상기 구조를 CMP공정으로 평탄화시킨다. 상기 CMP공정 시 상기 매립절연막(15)은 상기 제2질화막패턴(18)에 비해 식각속도가 3∼5배 빠르다.(도 3 및 도 4 참조)
그 후, 도시되어 있지는 않지만 후속공정을 실시하여 상기 제1질화막패턴(13) 및 패드산화막을 제거하여 소자분리막을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치를 이용한 소자분리공정에서 매립절연막 상부에 질화막패턴을 형성하되, 단차가 낮은 소자분리영역 상에 형성하여 활성영역의 밀도에 관계없이 CMP공정의 식각속도를 균일하게 하여 후속공정을 용이하게 진행할 수 있게 하고, 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

  1. 반도체기판에 소자분리영역을 노출시키는 제1절연막 패턴을 형성하고, 상기 제1절연막 패턴을 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 구조 전체표면에 매립절연막을 형성하는 공정과,
    상기 매립절연막 상부에 제2절연막을 형성하는 공정과,
    상기 소자분리영역을 보호하는 소자분리마스크를 식각마스크로 상기 제2절연막을 식각하여 단차가 낮은 상기 소자분리영역 상에 제2절연막패턴을 형성하는 공정과,
    상기 매립절연막과 제2절연막패턴을 화학적 기계적 연마공정으로 제거하여 평탄화시키는 공정을 포함되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제1절연막 패턴은 패드산화막과 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 매립절연막은 고밀도플라즈마산화막으로 형성되는 것을 특징으로 하는반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 제2절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 매립절연막은 상기 제2절연막에 비해 식각속도가 3∼5배 빠른 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 제2절연막은 상기 매립절연막 두께의 1/5 ∼ 1/3으로 형성되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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Citations (4)

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