KR100577306B1 - 반도체 소자의 격리막 형성방법 - Google Patents

Abstract

본 발명은 소자 격리막의 측벽 리세스 및 탑 코너 라운딩을 개선하여 소자의 특성을 향상시키도록 한 반도체 소자의 격리막 형성방법에 관한 것으로서, 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막을 선택적으로 제거하여 제 2 절연막 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴과 대응하면서 더 넓은 폭을 갖는 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 제 1 절연막 및 반도체 기판을 선택적으로 식각하여 제 1 절연막 패턴 및 트랜치를 형성하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 트랜치의 탑 코너 부분을 라운딩 형상으로 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

소자 격리막, STI, 킨트 효과, 라운딩

Description

반도체 소자의 격리막 형성방법{method for forming isolation film of semiconductor device}

도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도

도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도

도 3a 및 도 3b는 종래 기술과 본 발명에 의한 반도체 소자의 격리막을 형성한 이미지를 나타낸 도면

도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 101 : 패드 산화막

102 : 질화막 103 : 포토레지스트

104 : 트랜치 105 : 산화막

106 : 절연막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자 격리막의 측벽 리세스(sidewall recess) 개선 및 탑 코너 라운딩(top corner rounding)을 개선하여 소자의 특성을 향상시키도록 한 반도체 소자의 격리막 형성방법에 관한 것이다.

일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.

상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.

그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.

그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.

그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2㎛ 이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 STI(shallow Trench Isolation) 구조를 갖는 격리영역 형성방법이 제안되었다.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(10)상에 패드 산화막(11)을 형성하고, 상기 패드 산화막(11)상에 질화막(12)을 형성한다.

도 1b에 도시한 바와 같이, 상기 반도체 기판(10)의 표면이 소정부분 노출되도록 포토 및 식각 공정을 통해 상기 질화막(12)과 패드 산화막(11)을 선택적으로 제거하여 질화막 패턴(12a)과 산화막 패턴(11a)을 형성한다.

이어, 상기 질화막 패턴(12a) 및 산화막 패턴(11a)을 마스크로 이용하여 상기 노출된 반도체 기판(10)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트랜치(13)를 형성한다.

여기서, 상기 트랜치(13)가 형성된 부분은 소자 격리 영역에 해당되고, 상기 질화막 패턴(12a) 및 산화막 패턴(11a)이 잔류하는 영역은 트랜지스터가 형성될 액티브 영역에 해당된다.

도 1c에 도시한 바와 같이, 상기 트랜치(13)가 형성된 반도체 기판(10)에 산화 공정을 실시하여 상기 트랜치(13)가 형성된 반도체 기판(10)의 표면에 산화막(14)을 형성하고, 상기 트랜치(13)를 포함한 반도체 기판(10)의 전면에 갭필(gap fill)용 절연막(15)을 형성한다.

여기서, 상기 절연막(15)은 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등을 사용한다.

도 1d에 도시한 바와 같이, 상기 반도체 기판(10)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 절연막(15)을 연마하여 상기 트랜치(13)의 내부에 소자 격리막(15a)을 형성한다.

도 1e에 도시한 바와 같이, 상기 질화막 패턴(12a)을 인산으로 제거한다.

도 1f에 도시한 바와 같이, 상기 반도체 기판(10)상에 잔류하는 상기 산화막 패턴(11a)을 제거한다.

이때, 상기 산화막 패턴(11a)을 제거할 때 상기 소자 격리막(15a)의 탑 코너 영역에도 소정 부분이 제거되면서 리세스 측벽 구조(A)를 갖게 된다.

상기와 같은 소자 격리막(15a)의 측벽 손실로 인하여 발생한 리세스 측벽 구조(A)는 이후 공정을 거치면서 이러한 단차 및 리세스(recess)에 의해 킨크 효과(kink effect)가 나타나게 되며, 이러한 취약 한 부분에 전계의 집중으로 게이트 절연막, 누설 전류 등의 특성이 나빠지게 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 소자 격리막의 측벽 리세스 및 탑 코너 라운딩을 개선하여 소자의 특성을 향상시키도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리막 형성방법은 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막을 선택적으로 제거하여 제 2 절연막 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴과 대응하면서 더 넓은 폭을 갖는 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 상기 제 1 절연막 및 반도체 기판을 선택적으로 식각하여 제 1 절연막 패턴 및 트랜치를 형성하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 트랜치의 탑 코너 부분을 라운딩 형상으로 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 보다 상세히 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(100)상에 패드 산화막(101)을 형성하고, 상기 패드 산화막(101)상에 질화막(102)을 형성한다.

여기서, 상기 패드 산화막(100)은 상기 반도체 기판(100)을 산화하여 형성한다.

도 2b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 질화막(102)을 선택적으로 제거하여 질화막 패턴(102a)을 형성한다.

도 2c에 도시한 바와 같이, 상기 질화막 패턴(102a)을 포함한 반도체 기판(100)의 전면에 포토레지스트(103)를 도포한 후, 노광 및 현상 공정으로 상기 질화막 패턴(102a)을 감싸도록 상기 포토레지스트(103)를 패터닝한다.

여기서, 상기 패터닝된 포토레지스트(103)는 상기 질화막 패턴(102a)과 대응되면서 더 넓은 폭을 갖고 형성되어 있다.

도 2d에 도시한 바와 같이, 상기 패터닝된 포토레지스트(103)를 마스크로 이용하여 상기 패드 산화막(101) 및 반도체 기판(100)을 선택적으로 식각하여 산화막 패턴(101a) 및 상기 반도체 기판(100)의 표면으로부터 소정깊이를 갖는 트랜치(104)를 형성한다.

도 2e에 도시한 바와 같이, 상기 포토레지스트(103)를 제거하고, 상기 반도체 기판(100)에 핫 SC-1(예를 들면, HF 등) 적용하여 상기 트랜치(104)의 코너 부분에 해당하는 부분의 반도체 기판(100)을 선택적으로 손실(loss)시키어 상기 트랜치(104)의 탑 부분을 라운딩지게 한다.

도 2f에 도시한 바와 같이, 상기 트랜치(104)가 형성된 반도체 기판(100)에 산화 공정을 실시하여 상기 트랜치(104)가 형성된 반도체 기판(100)의 표면에 산화막(105)을 형성하고, 상기 트랜치(104)를 포함한 반도체 기판(100)의 전면에 갭필(gap fill)용 절연막(106)을 형성한다.

여기서, 상기 절연막(106)은 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등을 사용한다.

도 2g에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 절연막(106)을 연마하여 상기 트랜치(104)의 내부에 소자 격리막(106a)을 형성한다.

도 2h에 도시한 바와 같이, 상기 질화막 패턴(102a)을 인산으로 제거하고, 상기 반도체 기판(100)상에 잔류하는 산화막 패턴(101a)을 제거한다.

여기서, 상기 산화막 패턴(101a)은 일반적으로 세정 공정을 통해 제거할 수도 있고, 산화막을 식각할 수 있는 용액을 이용하여 제거할 수도 있다.

한편, 상기 산화막 패턴(101a)을 제거할 때 상기 소자 격리막(106a)의 단차가 줄어들어도 종래와 같은 리세스 측벽 구조는 방지할 수 있다.

도 3a 및 도 3b는 종래 기술과 본 발명에 의한 반도체 소자의 격리막을 형성한 이미지를 나타낸 도면이다.

도 3a에서와 같이, 종래에는 소자 격리막의 탑 코너 부분에 리세스(A)가 발생하고 있다.

이에 반하여 본 발명은 도 3b에서와 같이, 핫(hot) SC-1을 적용하여 트랜치의 탑 코너 부분에 해당하는 기판을 손실시키어 라운딩 형상을 갖도록 함으로써 소자 격리막의 탑 코너 부분이 라운딩 형태(B)를 가지고 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리막 형성방법은 다음과 같은 효과가 있다.

즉, 측벽 리세스 개선 및 탑 코너 라운딩을 통해 소자 격리막의 형성 공정을 완료한 후 트랜지스터를 형성할 경우 킨크 효과(Kink effect) 등을 방지 할 수 있고, 게이트 절연막의 신뢰성 및 소자의 누설전류를 방지하여 전기적인 특성을 향상할 수 있다.

Claims (4)

1. 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계;

   상기 제 2 절연막을 선택적으로 제거하여 제 2 절연막 패턴을 형성하는 단계;

   상기 제 2 절연막 패턴과 대응하면서 더 넓은 폭을 갖는 마스크층을 형성하는 단계;

   상기 마스크층을 마스크로 이용하여 상기 제 1 절연막 및 반도체 기판을 선택적으로 식각하여 제 1 절연막 패턴 및 트랜치를 형성하는 단계;

   상기 마스크층을 제거하는 단계;

   상기 트랜치의 탑 코너 부분을 라운딩 형상으로 형성하는 단계;

   상기 트랜치의 내부에 소자 격리막을 형성하는 단계;

   상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
2. 제 1 항에 있어서, 상기 트랜치의 탑 코너 부분의 라운딩은 상기 트랜치가 형성된 반도체 기판에서 핫 SC-1을 적용하여 상기 반도체 기판의 소정부분을 손실시키어 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
3. 제 1 항에 있어서, 상기 트랜치가 형성된 반도체 기판의 표면에 제 3 절연 막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
4. 제 2 항에 있어서, 상기 핫 SC-1은 HF를 사용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.

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