KR20040100017A - 반도체 소자의 얕은 트랜치 소자분리막 형성방법 - Google Patents

반도체 소자의 얕은 트랜치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 측벽스페이서를 이용하여 모트의 발생을 제거한 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상에 패드 산화막, 질화막, 포토레지스트막을 순차적으로 형성한 후 질화막 패턴을 형성하는 단계와, 상기 결과물의 표면에 언도프트 폴리 실리콘막을 형성한 후 상기 언도프트 폴리 실리콘막에 이온을 주입하는 단계와, 상기 이온주입된 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴에 측벽스페이서를 형성하는 단계와, 상기 질화막 패턴 및 상기 이온주입된 언도프트 폴리 실리콘막을 마스크로 하여 얕은 트랜치를 형성하는 단계; 상기 얕은 트랜치 내에 산화막을 충진하는 단계와, 상기 질화막 패턴의 일부가 잔류하도록 상기 결과물을 연마하여 평탄화하는 단계와, 상기 측벽스페이스를 산화시키는 단계와, 상기 잔류 질화막 패턴 및 패드 산화막을 제거하는 단계를 구비하는 것을 특징으로 한다.

Description

반도체 소자의 얕은 트랜치 소자분리막 형성방법{The method for forming shall trench isolation in semiconductor device}
본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 얕은 트랜치 소자분리막(Shallow Trench Isolation: 이하, STI라 함.) 코너부의 엣지 모트(Edge Moat)를 방지하는 트랜치 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 메모리와 같은 반도체 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 최근 반도체 소자의 집적도가 증가하면서 전기적으로 절연성이 우수하며 또한 버즈빅(bird's beak)과 같은 현상으로부터 자유로우면서도 소자분리를 위한 필드영역의 면적을 감소시킬 수 있는 얕은 트랜치 소자분리막이 개발되어 널리 이용되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 패드 산화막(12)와, 질화막과, 포토레지스트막를 순차적으로 형성한다. 이어, 포토레지스트막을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 질화막을 건식식각함으로써 질화막 패턴(14)을 형성한다. 예컨대, 상기 반응가스로서 C4F8, C2F6, C5F8등과 같은 CXFY가 포함될 수 있다.
도 1b를 참조하면, 상기 질화막 패턴(14)을 마스크로 하고 Cl2, O2, Ar가스의 조합으로 활성화된 플라즈마를 이용하여 패드 산화막(12)과 반도체 기판(10)을 건식식각함으로써 STI(16)를 형성한다. 이어 SAC 산화공정을 진행하면, A부분에 나타낸 바와 같이, 반도체 기판(10)과 패드 산화막(12)의 경계면의 실리콘이 산화되어 패드산화막(12)에 라운딩(rounding)이 형성된다.
도 1c를 참조하면, 상기 결과물 전면에 평탄화 산화막(18)을 증착한다. 이 때, STI가 평탄화 산화막(18)으로 충분히 채워질 수 있도록 평탄화 산화막(18)을 높게 증착한다.
도 1d를 참조하면, 화학기계적연마(CMP) 공정을 진행하여 상기 결과물을 평탄화시킨다. 이에 따라 질화막 패턴(14)의 일부가 남게 되고, 소자분리막(18a)이 형성된다.
도 1e를 참조하면, 소자분리막(18a)과의 선택비가 우수한 특성을 갖는 H3PO4와 같은 식각용액을 이용하여 남아 있는 질화막 패턴(14a)을 제거한다. 이에 따라 패드 산화막(12)와 소자분리막(18a)는 거의 식각되지 않으면서 질화막 패턴(14a)이 제거된다.
이 후, 게이트 산화막을 증착하기 전에 HF, HF/H2O, BOE 등의 세정액을 이용하여 상기 결과물에 잔류하는 이물질을 제거하는 세정공정이 진행된다.
그러나, 종래 기술에 따른 얕은 트랜치 소자분리막에서는 코너부의 라운딩이 약하게 되어 있고 소자분리막(18a)이 반도체 기판상에 형성되지 않기 때문에 상기 세정공정을 진행할 시 상기 세정액으로 인해 코너부에 엣지 모트가 발생된다. 이러한 엣지 모트는 험프(Hump) 및 역협폭효과(INWE: Inverse Narrow Width Effect)와 같은 현상을 유발시켜서 소자의 비정상적인 동작을 초래한다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 측벽스페이서를 이용하여 소자분리막을 형성시킴으로써, 코너부의 엣지 모트를 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 패드 산화막
104: 질화막 104a: 질호막 패턴
104b: 잔류 질화막 패턴 106: 포토레지스트막
108: 언도프트 폴리 실리콘막 108a: 측벽스페이서
108b: 잔류 측벽스페이서 110: STI
112: 평탄화 산화막 114: 소자분리막
상기 목적을 달성하기 위한 본 발명에 따른 얕은 트랜치 소자분리막 형성 방법은 반도체 기판상에 패드 산화막, 질화막, 포토레지스트막을 순차적으로 형성한 후 질화막 패턴을 형성하는 단계; 상기 결과물의 표면에 언도프트 폴리 실리콘막을 형성한 후 상기 언도프트 폴리 실리콘막에 이온을 주입하는 단계; 상기 이온주입된 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴에 측벽스페이서를 형성하는 단계; 상기 질화막 패턴 및 상기 이온주입된 언도프트 폴리 실리콘막을 마스크로 하여 얕은 트랜치를 형성하는 단계; 상기 얕은 트랜치 내에 산화막을 충진하는 단계; 상기 질화막 패턴의 일부가 잔류하도록 상기 결과물을 연마하여 평탄화하는 단계; 상기 측벽스페이스를 산화시키는 단계; 및 상기 잔류 질화막 패턴 및 패드 산화막을 제거하는 단계를 구비하는 것을 특징으로 한다.
상기 이온주입단계는 5가 및 3가의 이온 중 하나를 선택적으로 주입하는 것이 바람직하다.
상기 질화막은 CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것이 바람직하다.
상기 이온주입된 언도프트 폴리 실리콘막은 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것이 바람직하다.
상기 이온주입된 언도프트 폴리 실리콘막은 Cl2, O2및 Ar 가스로 활성화된 플라즈마를 이용하여 건식식각되는 것이 바람직하다.
상기 얕은 트랜치를 형성할 시 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것이 바람직하다.
또한, 상기 얕은 트랜치를 형성할 시 Cl2, O2및 Ar 가스로 활성화된 플라즈마를 이용하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 반도체 기판(100)상에 패드 산화막(102)와, 질화막(104)과, 포토레지스트막를 순차적으로 형성한다. 이어, 포토레지스트막을 패터닝하여필드영역을 정의한 후 패터닝된 포토레지스트막(106)을 마스크로 하고 CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 질화막(104)과 패드산화막(102)을 건식식각함으로써 질화막 패턴(104a)을 형성한다. 예컨대, 상기 반응가스로서 C4F8, C2F6, C5F8등과 같은 CXFY가 포함될 수 있으며, 또한 N2가스가 추가될 수 있다.
여기서, 질화막(104)을 증착하기 전에 패드 산화막(102)을 증착하는 이유는 질화막(104)를 직접 반도체 기판(100) 상에 형성할 경우 기판이 스트레스를 받아 휘게 되므로, 이를 방지하기 위함이다.
그 다음, 상기 결과물의 표면에 언도프트 폴리 실리콘막(108)을 균일하게 형성한 후 5가 및 3가의 이온 중 하나를 선택적으로 주입하여 이온주입된 언도프트 폴리 실리콘막을 형성한다. 본 발명의 실시예에 따라 상기 5가의 이온으로서 인(P)이 사용되는 것이 바람직하며, 상기 3가의 이온으로서 붕소(B)가 사용되는 것이 바람직하다.
이와 같이 이온을 주입하는 것은 후속되는 산화공정에서 상기 언도프트 폴리 실리콘막(108)이 하부의 반도체 기판(100)보다 상대적으로 더 빠르게 산화시킴으로써 질화막 패턴(104a)의 하부로 버즈빅(Bird's Beak)을 최소화하기 위함이다. 본 발명의 실시에에 따라 상기 이온주입된 언도프트 폴리 실리콘막의 산화속도는 반도체 기판(100)에 비해 3배정도 빠르게 산화되는 것이 바람직하다.
한편, 상기 5가의 인(P)은 상기 3가의 붕소(B)에 비해 산화속도를 더 빠르게진행시키므로, 본 발명의 실시에에서는 이온주입시 상기 5가의 인(P)을 사용하는 것이 선호되지만, 상기 3가의 붕소(B)를 사용해도 무방하다.
도 2c를 참조하면, 상기 이온주입된 언도프트 폴리 실리콘막을 블랭킷(blanket) 식각하여 질화막 패턴(104a)에 측벽스페이서(108a)을 형성한다. 이 때, 상기 이온주입된 언도프트 폴리 실리콘막은 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것이 바람직하다. 여기서, 반응가스로서 N2가 추가될 수 있으며, He-O2대신 O2가 사용될 수 있고, 또한 Cl2, O2및 Ar만이 사용될 수 있다.
도 2d를 참조하면, 질화막 패턴(104a)을 마스크로 하고 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 반도체 기판(100)을 건식식각함으로써 STI(110)를 형성한다. 또한, 여기서, 반응가스로서 N2가 추가될 수 있으며, He-O2대신 O2가 사용될 수 있고, 또한 Cl2, O2및 Ar만이 사용될 수 있다.
도 2e를 참조하면, 상기 결과물 전면에 평탄화 산화막(112)을 증착한다. 이 때, STI(110)가 평탄화 산화막(112)으로 충분히 채워질 수 있도록 평탄화 산화막(112)을 높게 증착한다.
도 2f를 참조하면, 화학기계적연마(CMP) 공정을 진행하여 상기 결과물을 평탄화시킨다. 이에 따라 질화막 패턴(104a)과 측벽스페이서(108a)의 일부가 남게 되고, 소자분리막(114)이 형성된다.
통상적으로, 질화막 패턴(104a)의 두께는 측정될 수 있는 바, 본 발명의 실시에에서는 측정된 질화막 패턴(104a)의 두께를 기초로 측벽스페이서(108a)의 두께의 조절이 가능하게 된다.
도 2g를 참조하면, 잔류 측벽스페이서(108b)를 산화시키는 산화공정을 진행한다. 이 경우 잔류 측벽스페이서(108b)는 소자분리막(114)과 동일한 산화막의 특성을 갖게되며, 소자분리막(114)의 코너부위에 약간의 라운딩이 발생된다.
따라서, 본 발명의 실시예에 따른 잔류 측벽스페이서(108b)는 소자분리막(114)과 동일한 기능을 수행할 수 있게 된다.
상술한 바와 같이, 산화공정을 진행하면 상기 이온주입된 언도프트 폴리 실리콘막의 산화속도는 반도체 기판(100)에 비해 3배정도 빠르게 되는 데, 이는 언도프트 폴리 실리콘막에 불순물이 첨가되어 있어서 단일 실리콘-실리콘 결합구조 보다 결합구조가 불안정한 상태가 되기 때문이다.
도 2h를 참조하면, 소자분리막(114)과의 선택비가 우수한 특성을 갖는 H3PO4와 같은 식각용액을 이용하여 잔류 질화막 패턴(104b)과 패드 산화막(112)을 제거한다. 이에 따라 패드 산화막(12)와 소자분리막(18a)는 거의 식각되지 않으면서 잔류 질화막 패턴(104b)과 패드 산화막(112)이 제거된다. 이로써, 얕은 트랜치 소자분리막 형성공정이 완료된다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 측벽스페이서를 이용하여 소자분리막이 반도체 기판 상부도 형성되도록 함으로써, 얕은 트랜치 코너부에서 엣지 모트의 발생이 억제되고, 이로 인해 험프 및 역협폭효과와 같은 현상의 발생되지 않으므로 소자 신뢰성의 향상에 기여할 수 있다.

Claims (7)

  1. 반도체 기판상에 패드 산화막, 질화막, 포토레지스트막을 순차적으로 형성한 후 질화막 패턴을 형성하는 단계;
    상기 결과물의 표면에 언도프트 폴리 실리콘막을 형성한 후 상기 언도프트 폴리 실리콘막에 이온을 주입하는 단계;
    상기 이온주입된 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴에 측벽스페이서를 형성하는 단계;
    상기 질화막 패턴 및 상기 이온주입된 언도프트 폴리 실리콘막을 마스크로 하여 얕은 트랜치를 형성하는 단계;
    상기 얕은 트랜치 내에 산화막을 충진하는 단계;
    상기 질화막 패턴의 일부가 잔류하도록 상기 결과물을 연마하여 평탄화하는 단계;
    상기 측벽스페이스를 산화시키는 단계; 및
    상기 잔류 질화막 패턴 및 패드 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 이온주입단계는 5가 및 3가의 이온 중 하나를 선택적으로 주입하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 질화막은 CHF3, CF4, O2및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 이온주입된 언도프트 폴리 실리콘막은 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 이온주입된 언도프트 폴리 실리콘막은 Cl2, O2및 Ar 가스로 활성화된 플라즈마를 이용하여 건식식각되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
  6. 제 1 항에 있어서,
    상기 얕은 트랜치를 형성할 시 Cl2, HBr, He-O2및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각되는 것을 특징으로 반도체 소자의 얕은 트랜치 형성방법.
  7. 제 1 항에 있어서,
    상기 얕은 트랜치를 형성할 시 Cl2, O2및 Ar 가스 로 활성화된 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 형성방법.
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* Cited by examiner, † Cited by third party
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KR100577306B1 (ko) * 2004-12-21 2006-05-10 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법

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