KR100567026B1 - 얕은 트렌치 아이솔레이션 코너의 모우트 개선방법 - Google Patents

얕은 트렌치 아이솔레이션 코너의 모우트 개선방법 Download PDF

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Abstract

본 발명은 LOCOS 건식 식각을 진행한 후에 질화막 측면에 이온이 주입된 폴리 스페이서를 형성하여 산화를 진행하게 되면, 이온이 주입된 폴리 스페이서층이 실리콘 기판보다 산화층의 성장 속도가 3배정도 빠르기 때문에 폴리 스페이서층이 전부 산화막으로 변화될 때 실리콘 기판에서는 버즈 빅(bird's beak)가 심하지 않은 상태로 산화막이 생성되는 STI 코너의 에지모트 개선방법을 제공하는 것이다. 모우트 개선방법은 소정의 하부구조가 형성된 기판 상에 패드 산화막, 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 소정 형상의 포토레지스트를 마스크로 이용하여 상기 질화막을 식각하여 실리콘 기판의 일부분을 개방하는 단계와, 질화막과 개방된 실리콘 기판과 질화막 상에 폴리층을 형성하는 단계와, 폴리층을 식각하여 실리콘 기판에 기판 실리콘 손실 지역을 형성하고 폴리층으로 스페이서를 형성하는 단계와, 실리콘 기판을 산화시켜 산화막을 형성하는 단계와, 산화막을 패터닝한 후, 패터닝된 산화막을 이용하여 실리콘 기판을 트렌치 식각하는 단계와, 트렌치 식각된 기판 상에 산화막을 형성한 후 평탄화를 진행하는 단계와, 평탄화된 실리콘 기판에 잔류하는 질화막을 제거하는 단계를 포함한다.
에지모트, STI, 폴리층

Description

얕은 트렌치 아이솔레이션 코너의 모우트 개선방법{METHOD FOR IMPROVING EDGE MOAT OF STI CORNER}
도 1a 내지 1e는 종래 기술에 의한 에지모트가 형성되는 반도체 제조 공정을 도시한 단면도들이다.
도 2는 종래 기술에 의해 에지모트가 형성된 것을 도시한 그림이다.
도3a 내지 도3i는 본 발명의 바람직한 실시예에 따른 STI 코너의 에지모트를 개선하기 위한 방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 패드 산화막
211 : 질화막 212 : 포토레지스트
230 : 폴리층 230-1 : 폴리 스페이서
240 : 기판 실리콘 손실영역 250 : 산화막
260 : 트렌치 식각된 영역 270 : 평탄화 산화막
280 : 평탄화된 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 공정의 모우트(edge moat) 현상의 발생을 억제하여 험프(hump), INWE(inverse narrow width effect)의 특성을 좋게 하므로 해서 소자의 정상적인 동작을 하도록 하기 위한 모든 아이솔레이션 공정에 사용 가능한 코너의 모우트를 개선하는 방법에 관한 것이다.
현재의 반도체 소자 제조 공정 중에서 아이솔레이션 공정인 STI 공정을 진행하는 전형적인 방법을 도 1a 내지 1e에 도시하였다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12)을 증착한 후, 패드 산화막(12) 상에 질화막(14)을 증착한다. 이어서, 질화막(14) 상에 포토레지스트를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(14)을 건식 식각한다. 전술한 조합 가스에는 CXFX등을 포함할 수 있다. 여기서, x는 양의 정수를 의미한다.
도 1b에 도시한 바와 같이, 실리콘 기판(10)을 STI 식각을 진행하여, STI(16)을 형성한다. STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈 마로 건식 식각을 진행한다. 물론, 이들 조합 가스에 HX등의 가스가 포함될 수도 있다. 그런 다음, SAC(self-aligned contact) 산화 공정을 진행하며, 실리콘 기판(10)과 패드 산화막(12)의 경계면(17)의 실리콘이 산화가 되어 약간의 굴곡(rounding)이 형성되게 된다.
이어서, 도 1c에 도시한 바와 같이, 평탄화를 수행하기 위한 산화막(18)을 STI(16)이 형성된 실리콘 기판(10) 상에 STI(16)을 채울수 있도록 충분하게 증착한다.
도 1d에 도시한 바와 같이, 산화막(18)을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 질화막(14)의 일부만을 남기고 평탄화를 진행한다. 따라서, STI(16) 내에 산화막(18)이 채워진 실리콘 기판(10)을 얻게 된다.
다음 단계에서, 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 질화막(14)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 산화막(18)과 패드 산화막(12)는 약간만이 제거되게 된다.
도2는 게이트 산화막의 증착 이전에 HF 또는 HF/H2O, BOE(buffered oxide etchant)등의 화학약품(chemical)으로 세정 공정을 진행하게 되면 에지모트(edge moat)가 발생하게 되는 것을 나타내는 그림이다.
이러한 에지모트가 발생하게 되면, 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시킬 소지가 발생하는 문제점이 존재하게 된다. 즉, 게이트 산화막 증착은 반도체 트랜지스터 특성에 아주 중요한 공정이므로 게이트 산화막 증착전의 잔류하고 있는 이물질(foreign material) 등을 제거하기 위해서 HF 또는 혼합된 불산(mixed HF) 등으로 제거한 다음 게이트 산화막을 증착하게 되어 제조 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 LOCOS 건식 식각을 진행한 후에 질화막 측면에 이온이 주입된 폴리 스페이서(Poly spacer)를 형성하여(약간의 실리콘 기판에 손실이 있도록 진행함) 산화를 진행하게 되면, 이온이 주입된 폴리 스페이서층이 실리콘 기판보다 산화층의 성장 속도가 3배 정도 빠르기 때문에 폴리 스페이서 층이 전부 산화막으로 변화될 때 실리콘 기판에서는 버즈 빅(bird's beak)가 심하지 않은 상태로 산화막이 생성되는 STI 코너의 모우트를 개선하는 방법을 제공하는 것이다.
또한, 본 다른 목적은 트렌치 건식 식각, 평탄화, 산화막 증착, CMP, 질화막 제거등의 후속 공정을 진행하여도 평탄화 산화막이 잔류하게 되어 평탄화 산화막 층이 트렌치 영역에만 존재하는 것이 아니고 실리콘 기판 표면 위에까지 존재함으로써, 모우트가 발생하지 않아 소자의 신뢰성이 향상되는 STI 코너의 모우트를 개선하는 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 패드 산화막, 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 상기 소정 형상의 포토레지스트를 마스크로 이용하여 상기 질화막을 식각하여 상기 실리콘 기판의 일부분을 개방하는 단계와, 상기 질화막과 개방된 실리콘 기판과 상기 질화막 상에 폴리층을 형성하는 단계와, 상기 폴리층의 위에 이온을 주입하는 단계와, 상기 폴리층을 식각하여 상기 실리콘 기판에 기판 실리콘 손실 지역을 형성하고 상기 폴리층으로 스페이서를 형성하는 단계와, 상기 실리콘 기판을 산화시켜 산화막을 형성하는 단계와, 상기 산화막을 패터닝한 후, 상기 패터닝된 산화막을 이용하여 상기 실리콘 기판을 트렌치 식각하는 단계와, 상기 트렌치 식각된 기판 상에 산화막을 형성한 후 평탄화를 진행하는 단계와, 상기 평탄화된 실리콘 기판에 잔류하는 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 코너의 모우트 개선방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도3a 내지 도3i는 본 발명에 의한 STI 코너의 에지모트 개선 방법을 나타낸 단면도들이다.
먼저, 도3a에 도시된 바와 같이, 소정의 하부구조가 형성된 기판(200) 상에 패드 산화막(210)을 증착한 후, 패드 산화막(210) 상에 질화막 층(211)을 증착한다. 이어서, 질화막 층(211) 상에 포토레지스트를 도포하고 패터닝을 하여 소정 형상으로 패터닝된 포토레지스트(212)를 얻는다.
그리고 나서, 도 3b에 도시된 바와 같이, 패터닝된 포토레지스트(212)를 마스크로 이용하여 질화막 층(211)을 식각하여 식각된 영역(221)을 얻는다. 질화막 층(211)을 식각할 때, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(211)을 건식 식각을 수행한다. 전술한 조합 가스에는 N2등의 가스를 포함하여 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 식각된 영역(221)을 갖는 실리콘 기판(200) 상에 폴리층(230)을 증착한 후, 이온을 주입한다. 이때 이온은 5가/3가의 P/B를 이용하여 주입하는 데, 이는 도 3e에서와 같이 산화를 시키는 공정에서 불순물이 포함되어 있지 않은 도 3d의 폴리 스페이서(230-1)를 형성할 때, 기판 실리콘 손실지역(240)보다 불순물이 합류된 폴리 스페이서(230-1)의 산화가 더 빠르게 진행되도록 하기 위함이다. 즉, 불순물이 합류된 부분의 산화는 순수한 실리콘보다 약 3배정도 빠르게 진행된다.
또한, 본 발명을 실행하기 위하여 이온의 종류를 3가의 B나 5가의 P로 한정하지 않아도 됨은 물론이다. 이러한 이유는, 산화를 시킬 경우 불순물의 합류에 의하여 실리콘 결합구조가 쉽게 분리되기 때문이다. 본 발명의 바람직한 실시예에서, 폴리층(230)은 대략 10~1000Å의 범위로 증착하였다.
다음 단계로, 도 3d에 도시된 바와 같이, 이온이 주입된 폴리층(230)을 블랭킷(blanket)으로 이용하여 건식 식각을 진행하여 폴리 스페이서(230-1)를 형성한다. 폴리 스페이서(230-1)의 건식 식각의 진행은 CHF3/CF4/O2/Ar 또는 Cl2/O2/Ar등으로 활성화된 플라즈마를 이용하여 수행된다. 또한, O2 대신에 He-O2를 사용할 수도 있다. 기판 실리콘을 손실(loss)시키는 이유는 후속 공정에서 산화를 시킬 때 도면에서 241로 표시된 부분에 굴곡(rounding)을 주기 위해서이다.
이어서, 도 3e에 도시된 바와 같이, 도 3d에서와 같이 패터닝을 진행한 후, 산화를 시킨다. 본 발명의 바람직한 실시예에 따라 산화를 진행하게 되면, 이온이 주입된 폴리 스페이서(230-1)가 실리콘이 손실된 영역(240)보다 3배 정도가 빠른 속도로 산화가 진행되기 때문에 폴리 스페이서(230-1)는 산화막(250)으로 산화가 진행될 때 하층 부위의 실리콘 기판 지역도 산화가 일어나지만 버즈 빅(Bird's beak)가 심하게 진행되지 않게 된다.
전술한 방법에 따라 형성을 하면, 도 3d의 241 지역이 도 3e의 241-1 지역과 같이 산화가 되면서 굴곡이 진행된다. 도면에서 폴리 스페이서(230-1)의 산화된 지역과 산화가 일어나지 않은 부분은 동일한 산화층으로 간주하여 별도로 표기하지는 않았다.
다음으로, 도 3f에 도시된 바와 같이, 산화막(250)을 건식 식각한 후, 실리콘 기판(200)을 트렌치 건식 식각함으로써 트렌치 모양으로 식각된 영역(260)을 형성한다. 산화막(250)의 블랭킷 건식 식각의 진행은 CHF3/CF4/O2/Ar등으로 활성화된 플라즈마를 이용하여 수행하며, 트렌치 식각은 Cl2/HBr/O2/Ar 또는 Cl2/O 2/Ar등으로 활성화된 플라즈마를 이용하여 수행된다.
또한, 250-1로 표시한 부분은 산화막(250)을 블랭킷 식각의 진행시 측면 부위에 산화막(250)의 일부가 산화막 스페이서 형식으로 잔류하게 되며, 이는 또한 트렌치 건식 식각을 진행한 후에도 잔류하게 되어서 남아 있게 되는 부분을 표시한 것이다. 그후에 희생(sacrification; SAC) 산화를 수행하여 261 영역이 더욱 굴곡을 갖도록 만든다.
본 발명의 바람직한 실시예에 따르면, 잔류하고 있는 산화막 스페이서 영역(250-1), 즉 폴리 스페이서가 변형되어 나중에 산화물질로 변화된 막과 SAC 산화로 굴곡된 영역들이 나중에 평탄화 산화막(270)을 증착하고, CMP를 진행하고, 질화막의 제거를 진행하여도 이들 영역만큼 평탄화 산화막(270)이 존재하게 되어 에지모트를 방지할 수 있게된다.
도 3g에 도시된 바와 같이, 평탄화 산화막(270)을 증착시킴으로써 STI 내부를 평탄화 산화막(270)으로 채운다.
그리고 나서, 도 3h에 도시된 바와 같이, CMP를 질화막(211)이 나타날 때까지 진행하여 평탄화를 수행함으로써 평탄화된 산화막(280)을 형성한다.
이어서, 도 3i에 도시된 바와 같이, 인산 딥(dip)등을 통하여 잔류하는 질화막(211)을 제거한다. 또한, 도시하지는 않았지만, 패드 산화막(210)을 식각으로 제거할 수도 있다. 전술한 바와 같이 진행을 하게 되면 산화막 층이 실리콘 기판 위 로 올라와서 형성되기 때문에 에지모트를 방지할 수 있게 된다.
상기한 바와 같이 본 발명은 STI의 코너 굴곡을 더욱 증가시킬 수 있게 되며, 종래 기술에서 발생되는 에지모트 현상이 발생되지 않아 소자의 특성중 험프, INWE등의 특성이 더욱 향상되는 이점이 있다.

Claims (9)

  1. 소정의 하부구조가 형성된 기판 상에 패드 산화막, 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와,
    상기 소정 형상의 포토레지스트를 마스크로 이용하여 상기 질화막을 식각하여 상기 실리콘 기판의 일부분을 개방하는 단계와,
    상기 질화막과 개방된 실리콘 기판 상에 폴리층을 형성하는 단계와,
    상기 폴리층의 위에 이온을 주입하는 단계와,
    상기 폴리층을 식각하여 상기 실리콘 기판에 기판 실리콘 손실 지역을 형성하고 상기 폴리층으로 스페이서를 형성하는 단계와,
    상기 실리콘 기판을 산화시켜 산화막을 형성하는 단계와,
    상기 산화막을 패터닝한 후, 상기 패터닝된 산화막을 이용하여 상기 실리콘 기판을 트렌치 식각하는 단계와,
    상기 트렌치 식각된 기판 상에 산화막을 형성한 후 평탄화를 진행하는 단계와,
    상기 평탄화된 실리콘 기판에 잔류하는 질화막을 제거하는 단계를
    포함하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 코너의 모우트 개선방법.
  2. 제 1항에 있어서, 상기 폴리층의 위에 이온을 주입하는 단계에서 5가의 이온을 주입하는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 폴리층을 증착한 다음, 블랭킷 건식 식각을 진행하여 패턴된 질화막 측면 부위에 폴리 스페이서를 형성하는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  5. 제 4항에 있어서, 상기 폴리 스페이서를 형성하는 건식 식각공정을 수행하면서 실리콘 기판을 약간 식각하여 손실을 발생시키는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  6. 제 1항에 있어서, 상기 폴리층을 10~1000Å의 범위로 증착하는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  7. 제 2항에 있어서, 상기 실리콘 손실 영역에서의 산화막에 의하여 굴곡이 형성되는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  8. 제 1항에 있어서, 상기 폴리 스페이서가 형성됨으로써 폴리 스페이서 길이 부위만큼 나중에 평탄화 산화막 층이 실리콘 기판의 표면위로 올라오게 되는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
  9. 제 1항에 있어서, 게이트 산화막을 증착하기 전에 HF로 세정하는 공정을 진행하여 실리콘 기판의 표면상에 잔류하는 이물질을 제거하여도 코너에서 굴곡진 형상 위로 상기 평탄화 산화막이 존재하게 되어 모우트가 발생하지 않는 것을 특징으로 하는 STI 코너의 모우트 개선방법.
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