KR100950748B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체기판상에 패드산화막과 패드질화막을 순차적 으로 적층하는 단계; 상기 패드질화막을 선택적으로 제거하고 이어 상기 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 전체 구조의 상면에 HDP산화막을 갭매립시키는 단계; 상기 HDP산화막과 패드질화막을 평탄화시키는 단계; 상기 잔존하는 패드질화막을 제거한 후 패드산화막을 포함한 평탄화된 HDP산화막상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층을 선택적으로 제거하여 HDP산화막측면에 폴리실리콘층 스페이서를 형성하는 단계; 상기 잔존하는 패드산화막을 제거한후 희생산화공정을 실시하여 패드산화막이 제거된 반도체기판 부분 상에 희생산화막을 성장시킴과 동시에 상기 폴리실리콘층 스페이서를 산화막으로 변경시키는 단계; 및 상기 폴리실리콘 스페이서가 변경된 산화막을 포함한 희생산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, STI(shallow trench isolation) 공정에서 트렌치 상부 코너부의 액티브/필드계면의 특성을 개선시킬 수 있는 것이다.

Description

반도체소자의 소자분리막 형성방법{Method for forming element isolation film of semiconductor device}
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도,
도 2는 종래기술에 따른 반도체소자의 소자분리막 형성방법에 있어서, 액티브지역과 필드지역에 발생되는 모우트(moat)를 보여 주는 단면 사진,
도 3a 내지 도 3m은 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따른 반도체소자의 소자분리막 형성방법에 있어서, 액티브 지역과 필드지역에 모우트(moat)가 발생되지 않음을 보여 주는 단면 사진,
[도면부호의설명]
31 : 반도체기판 33 : 패드산화막
35 : 패드질화막 37 : 감광막패턴
39 : 트렌치 41 : 측벽산화막
43 : HDP산화막 43a : 소자분리막
45 : 폴리실리콘층 45a : 폴리실리콘층 스페이서
47 : 희생산화막
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 STI(shallow trench isolation) 공정에서 트렌치 상부 코너부의 액티브/필드계면의 특성을 개선시킬 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
현재까지 소자분리방법으로 사용되어진 기술은 STI((shallow trench isolation) 방법이다.
이러한 STI방법을 이용한 소자분리막 형성방법에 대해 도 1를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명 하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1a에 도시된 바와같이, 반도체기판(11)상에 패드산화막(13)과 패드질화막(15)을 적층한후 그 위에 감광물질을 도포한후 이를 포토리소그라피공정기술에 의한 노광 및 현상공정을 거친후 선택적으로 패터닝하여 트렌치 마스크용 감광막패턴(17)을 형성한다.
그다음, 도 1b에 도시된 바와같이, 상기 감광막 패턴(17)을 마스크로 상기 패드질화막(15) 식각한후 계속해서 상기 패드산화막(13) 및 반도체기판(11)을 순차적으로 제거하여 소자분리를 위한 트렌치(미도시)를 형성하고 이어 상기 트렌치(미 도시)의 표면에 희생산화막(19)을 형성한다.
이어서, 도 1c에 도시된 바와같이, 상기 트렌치(미도시)를 포함한 전체 구조의 상면에 HDP산화막(21)을 증착하여 상기 트렌치(미도시)를 채운다.
이어서, 도 1d에 도시된 바와같이, CMP공정에 의해 상기 패드질화막(15)을 식각종말점으로 하여 상기 HDP산화막(21)을 선택적으로 제거한다.
그다음, 도 1e에 도시된 바와같이, 상기 잔류하는 패드질화막(15)을 습식각 공정에 의해 제거하여 트렌치소자분리막(21a)을 형성한다.
그러나, 상기 종래기술에 의하면, 소자분리공정을 거친후 게이트산화막의 형성 전세정 및 후속의 세정, 산화막 식각공정을 통하여 액티브지역과 필드지역이 만나는 지점의 필드산화막이 모우트(moat)를 형성하고, 뾰족한(sharp) 트렌치상부 모서리부를 갖는 구조에 의해 기생 리키지 등을 발생시키고, GOI(gate oxide integrity) 열화, INWW(inverse narrow width effect), 서브쓰레숄드 험프 (sub- threshold hump) 현상등을 야기하기도 한다.
질화막 제거공정이후의 습식각에서 진행되는 등방성 식각에 의하여 필드 산화막의 레세스되는 두께만큼 측면 방향으로의 필드산화막 또한 식각이 이루어져 도 2의 "A"와 같은 모우트(moat)가 발생한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 질화막 제거공정이후 공정에서 레세스되는 측면 필드산화막 두께를 사전 공정에서 보상하여 모우트 발생을 제거하고자한 반도체소자의 소자분리막 형성방법 을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성 방법은, 반도체기판상에 패드산화막과 패드질화막을 순차적으로 적층하는 단계; 상기 패드질화막을 선택적으로 제거하고 이어 상기 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 전체 구조의 상면에 HDP산화막을 갭매립시키는 단계; 상기 HDP산화막과 패드질화막을 평탄화시키는 단계; 상기 잔존하는 패드질화막을 제거한후 패드산화막을 포함한 평탄화된 HDP산화막상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층을 선택적으로 제거하여 HDP산화막측면에 폴리실리콘층스페이서를 형성하는 단계; 상기 잔존하는 패드산화막을 제거한후 희생산화공정을 실시하여 패드산화막이 제거된 반도체기판 부분 상에 희생산화막을 성장시킴과 동시에 상기 폴리실리콘층 스페이서를 산화막으로 변경시키는 단계; 및 상기 폴리실리콘 스페이서가 변경된 산화막을 포함한 희생산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다.
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(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3m은 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 3a에 도시된 바와같이, 반도체기판(31)상에 표면산화막인 패드산화막(33)과 패드질화막(35)을 적층한다. 이때, 상기 패드산화막(33)은 50∼150Å 두께로 증착하며, 반도체기판과 질화막의 스트레스 완화용으로 이용한다. 또한, 상기 패드질화막(35)은 1000Å∼ 2000Å 두께로 증착하며, STI CMP 공정시의 식각정지막으로 이용되며, STI 식각시에 하드마스크로 이용한다.
그다음, 도 3b에 도시된 바와같이, 상기 패드질화막(35)상에 감광물질을 도포한후 이를 포토리소그라피공정기술에 의한 노광 및 현상공정을 거친후 선택적으로 패터닝하여 소자의 액티브지역과 필드지역을 구분하는 트렌치 마스크용 감광막패턴(37)을 형성한다.
그다음, 도 3c에 도시된 바와같이, 1차 STI 식각공정으로 상기 감광막패턴 (37)을 마스크로 필드지역 으로 정의되어진 영역에 위치하는 상기 패드질화막(35)을 식각한다.
이어서, 도 3d에 도시된 바와같이, 2차 STI 식각공정으로 상기 감광막패턴 (37)을 제거한후 상기 패드질화막(35)을 하드마스크로 상기 패드산화막(33)과 반도체 기판(31)을 실리콘 표면으로부터 2500Å∼4000Å 깊이만큼 식각하여 트렌치(39)를 형성한다.
그다음, 50℃온도의 SC-1용액(NH4OH : H2O2 : H2O = 1 : 5 : 50)에서 약 10분정도 전세정을 진행하고 이어 HF : H2O = 1 : 99 의 용액에서 360초동안 세정한다.
이어서, 도 3e에 도시된 바와같이, 상기 트렌치(39)에 측벽 라운딩 산화공정 을 실시하여 측벽산화막(41)을 형성한다. 이때, 상기 산화공정은 약 1050℃ 온도하 에서 진행되며, 약 100Å∼200Å 두께정도로 성장시킨다.
그다음, 도 3f에 도시된 바와같이, 상기 트렌치(39)지역을 포함한 전체 구조의 상면에 HDP산화막(43)을 약 4000∼6000Å 두께로 증착한다.
이어서, 도 3g에 도시된 바와같이, CMP공정을 진행하여 상기 HDP산화막 (43)을 평탄화시킨다. 이때, 필드영역의 필드산화막의 두께는 액티브영역보다 400 ∼900Å 두께만큼 높게 가져간다.
그다음, 도 3h에 도시된 바와같이, 상기 잔존하는 패드질화막(35)을 습식각 공정에 의해 제거한다.
이어서, 도 3i에 도시된 바와같이, 상기 패드질화막(35)을 제거한후 상기 패드산화막(33)과 상기 평탄화된 HDP산화막(43a)상에 LP-CVD(low pressure chemical vapor deposition) 방식을 이용하여 폴리실리콘층(45)을 약 100∼500Å 두께로 전면 증착한다.
그다음, 도 3j에 도시된 바와같이, 건식 전면식각방식으로 상기 폴리실리콘층(45)을 식각하여 상기 평탄화된 HDP산화막(43a)의 측면에 스페이서 형태의 폴리실리콘층(45a)을 남긴다.
이어서, 도 3k에 도시된 바와같이, 희생산화막 공정진행전에 전세정공정을 진행하여 상기 패드산화막(33)을 제거한다.
그다음, 도 3l에 도시된 바와같이, 상기 패드산화막(33)이 제거된 지역에 희생산화막(47)을 약 50∼150Å 두께로 성장시킨다. 이때, 상기 스페이서 폴리실리콘 층(45a)부분은 희생산화막 형성공정에서 산화되어 산화막으로 변경된다.
이어서, 도 3m에 도시된 바와같이, 상기 희생산화막(47)을 제거하여 소자 분리막(43b)을 형성한다. 이때, 상기 희생산화막(47) 식각시에 상기 평탄화된 HDP산화막(43a)의 측면이 경사진 프로파일을 갖게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, 소자분리공정의 후속공정 즉, 게이트산화막 형성막 형성 전세정 및 후속의 세정 그리고 후속의 산화막 식각공정을 통하여 액티브와 필드가 만나는 STI 상부 모서리지점에서 기존에는 도 2에서와 같이 필드산화막이 모우트를 형성하는데, 본 발명에서는 도 4에서와 같이 질화막 제거공정이후 공정에서는 리세스되는 측면 필드지역의 양만큼을 사전 HDP산화막증착 이후공정에서 폴리실리콘 스페이서를 형성한후 이를 산화시켜 이후 세정공정에서 리세스되는 양을 보상하는 방법으로 모우트를 제거하고, 희생산화막 형성공정에서 액티브영역 모서리부분의 산화속도 증가를 이용하여 뾰족한 트렌치 상부 모서리를 갖는 구조를 라운드시킬 수 있다.
이를 통하여 모우트 및 뾰족한 트렌치 상부모서리부를 갖는 구조에 의해 발생하는 기생 리키지(parastic leakage), GOI(gate oxide integrity) 열화, INWE(inverse narrow width effect), 쓰레숄드 험프(subthreshold hump) 현상 등을 감소시켜 소자의 전기적 특성 향상 및 신뢰성을 향상시킨다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (10)

  1. 반도체기판상에 패드산화막과 패드질화막을 순차적으로 적층하는 단계;
    필드지역으로 정의되어진 영역에 위치하는 상기 패드질화막을 선택적으로 제거하고 이어 상기 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조의 상면에 HDP산화막을 갭매립시키는 단계;
    상기 HDP산화막과 패드질화막을 평탄화시키는 단계;
    상기 잔존하는 패드질화막을 제거한후 패드산화막을 포함한 평탄화된 HDP산화막상에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층을 선택적으로 제거하여 HDP산화막 측면에 폴리실리콘층 스페이서를 형성하는 단계;
    상기 잔존하는 패드산화막을 제거한후 희생산화공정을 실시하여 패드산화막이 제거된 반도체기판 부분 상에 희생산화막을 성장시킴과 동시에 상기 폴리실리콘층 스페이서를 산화막으로 변경시키는 단계; 및
    상기 폴리실리콘 스페이서가 변경된 산화막을 포함한 희생산화막을 제거하는 단계;
    를 포함하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 패드산화막은 50∼150Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 패드질화막은 1000∼2000Å 두께로 증착하는 것을 특 징으로하는 반도체소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 폴리실리콘층은 LP-CVD방식으로 100∼500 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 폴리실리콘층스페이서는 상기 폴리실리콘층을 건식 전면식각 방식으로 식각하여 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 희생산화막은 50∼150 Å 두께로 성장시키는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  7. 제1항에 있어서, 상기 소자분리막의 상부모서리부는 상기 반도체기판의 표면으로부터 정방향으로 경사진 프로 파일을 갖는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  8. 제1항에 있어서, 상기 트렌치 형성후 전세정공정을 진행하는 단계와 측벽 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  9. 제8항에 있어서, 상기 전세정 공정은 50℃온도의 SC-1용액(NH4OH : H2O2 : H2O = 1 : 5 : 50)에서 10분 동안 전세정을 진행하고 이어 HF : H2O = 1 : 99 의 용액에서 360초 동안 세정하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  10. 제8항에 있어서, 상기 측벽 산화공정은 1050℃ 온도하에서 진행되며 100Å∼200Å 두께로 측면산화막을 성장시키는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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