KR20060011614A - 반도체소자의 소자분리 방법 - Google Patents

Abstract

본 발명은 패드질화막의 스트립공정시에 라이너질화막 손실에 의해 초래되는 모우트의 발생 및 확장을 방지할 수 있는 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명은 트렌치를 형성하는 단계, 트렌치 및 측벽산화막 공정이 완료된 상태에서 라이너질화막을 형성하는 단계, 라이너질화막 상에 적어도 상기 패드산화막의 높이와 동일하게 상기 트렌치를 일부 채우는 형태를 갖는 제1갭필절연막을 형성하는 단계, 패드질화막과 라이너질화막간 연결부분이 끊어지도록 라이너질화막의 일부를 선택적으로 제거하는 단계, 라이너질화막과 상기 패드질화막간 끊어진 연결 부분을 채우는 형태를 가지면서 표면이 평탄한 제2갭필절연막을 형성하는 단계, 및 패드질화막과 패드산화막을 선택적으로 제거하는 단계를 포함하고, 이와 같이 패드질화막과 라이너질화막간 연결 부분을 끊고, 이 끊어진 연결부분을 갭필절연막으로 채우므로써 후속 패드질화막 스트립공정시 라이너질화막의 손실을 방지하여 모우트 발생 및 확장을 근본적으로 방지할 수 있는 효과가 있다.

소자분리, 모우트, 트렌치, 라이너질화막, 질화막 리세스

Description

반도체소자의 소자분리 방법{METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도,

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 ; 패드산화막

23 : 패드질화막 24 : 트렌치

25 : 측벽산화막 26, 26a : 라이너질화막

27 : 제1갭필절연막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리(Isolation; ISO) 방법에 관한 것이다.

최근 소자의 개발 공정에 있어서 가장 많은 문제점으로 지적되는 사항이 캐패시터의 리프레시 타임(Refresh time)을 개선하는 공정이다. DRAM과 같은 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있으며, 이러한 사항은 소자 개발에서 양산으로 이관되는 시점에 있어서 매우 중요한 역할을 하고 있다. 실제로 리프레시 타임의 확보를 양산의 성패를 좌우하는 중요한 관건이 된다.

이러한 리프레시 타임 확보를 위하여 소자분리(Isolation; 이하 'ISO'라고 약칭함) 공정에서부터 많은 공정 개발 및 공정 물질 연구가 이루어져 왔는데 그 중에서 최근에 많은 연구가 진행되고 있으며 또한 차세대 공정에 적용되고 있는 물질이 바로 라이너질화막(Liner nitride)이다.

도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 패드산화막(12)과 패드질화막(13)을 적층한 후, 소자분리마스크(도시 생략)를 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각하여 트렌치가 형성될 반도체 기판(11) 표면을 노출시킨다.

이어서, 미도시된 소자분리마스크를 제거하고, 계속해서 패드질화막(13)을 하드마스크로 이용하여 노출된 반도체 기판(11)을 식각하여 소자분리영역이 형성될 트렌치(14)를 형성한다.

도 1b에 도시된 바와 같이, 트렌치(14) 형성시 발생된 식각손상을 제거해주기 위해 측벽산화 공정을 진행하여 트렌치(14)의 바닥 및 측벽에 측벽산화막(15)을 형성한다.

이어서, 측벽산화막(15)이 형성된 결과물의 전면에 라이너질화막(16)을 형성한다.

도 1c에 도시된 바와 같이, 라이너질화막(16) 상부에 트렌치(15)를 갭필할때까지 갭필절연막(17)을 증착한다. 이때, 갭필절연막(17)은 주로 고밀도플라즈마(High Density Plasma; HDP) 방식으로 증착한 산화막이다.

다음으로, 패드질화막(13)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(17)을 평탄화시킨다. 이때, 라이너질화막(16) 중에서 패드질화막(13) 상부에 형성된 부분이 연마된다.

도 1d에 도시된 바와 같이, 패드질화막(13)의 스트립(Strip) 공정을 진행한다. 이때, 패드질화막(13)은 인산(H₃PO₄) 용액을 이용하여 스트립하는데, 갭필절연막(17)과 패드질화막(13) 사이의 경계부분에 형성된 라이너질화막(16)이 인산용액에 의해 손실되어 꺼짐('X') 현상이 발생된다.

도 1e에 도시된 바와 같이, 패드산화막(12)을 제거한다. 이때, 패드산화막(12)은 불산(HF) 용액을 이용하여 제거하며, 갭필절연막(17)도 일부가 제거되어 활성영역과의 단차가 감소한다.

상술한 바와 같이, 종래기술은 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치(14) 내부에 갭필절연막(17)을 갭필하므로써 소자분리막을 형성하고 있고, 리프레시 특성 개선을 위해 라이너질화막(16)을 적용하고 있다.

그러나, 종래기술은 패드질화막(13) 스트립시, 라이너질화막이 일부 손실되어 아래로 꺼지는 현상이 발생하고, 이 꺼짐 현상으로 인해 후속 패드산화막(12)을 제거하기 위한 공정시 모우트(Moat; M)가 발생하는 문제가 있다. 여기서, 모우트는 소자분리영역의 모서리가 활성영역의 표면보다 낮아지는 현상을 일컫는 것이다.

위와 같은 모우트는 패드질화막 스트립 공정시 라이너질화막의 손실이 증가하는 경우 확장되는 특성이 있으며, 후속 게이트전극 패터닝시 게이트전극 잔막(Residue)과 같은 소자 특성 열화의 원인이 되므로 반드시 억제되어야 한다.

상술한 모우트의 원인이 되는 라이너질화막의 손실을 줄이기 위해서 패드질화막 스트립 공정시 라이너질화막이 손실되지 않도록 타겟을 조절하면, 패드질화막의 언스트립(Unstrip) 현상을 초래하게 되어, 또다른 소자불량을 발생시키는 문제가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 패드질화막의 스트립공정시에 라이너질화막 손실에 의해 초래되는 모우트의 발생 및 확장을 방지할 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 소자분리 방법은 반도체 기판 상부에 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 형성하는 단계, 상기 패드질화막을 하드마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 표면에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 패드질화막 상에 라이너질화막을 형성하는 단계, 상기 라이너질화막 상에 적어도 상기 패드산화막의 높이와 동일하게 상기 트렌치를 일부 채우는 형태를 갖는 제1갭필절연막을 형성하는 단계, 상기 패드질화막과 상기 라이너질화막간 연결부분이 끊어지도록 상기 라이너질화막의 일부를 선택적으로 제거하는 단계, 상기 라이너질화막과 상기 패드질화막간 끊어진 연결부분을 채우는 형태를 가지면서 표면이 평탄한 제2갭필절연막을 형성하는 단계, 및 상기 패드질화막과 패드산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 제1갭필절연막을 형성하는 단계는 상기 트렌치를 갭필할 때까지 상기 라이너질화막 상부에 제1갭필절연막을 증착하는 단계, 상기 라이너질화막의 표면이 드러날때까지 상기 제1갭필절연막을 평탄화시키는 단계, 및 상기 패드산화막의 높이와 동일하게 표면 높이가 낮아지도록 상기 제1갭필절연막을 추가로 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 제1갭필절연막을 평탄화시키는 단계는 에치백 또는 CMP 공정으로 진행하는 것을 특징으로 하며, 상기 제1갭필절연막을 추가로 제거하는 단계는 습식 딥 공정으로 진행하는 것을 특징으로 하며, 상기 라이너질화막의 일부를 선택적으로 제거하는 단계는 습식 식각을 이용하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체기판(21)의 상부에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 이때, 패드산화막(22)은 패드질화막(23) 증착시 반도체 기판(21)이 받는 스트레스를 완충시켜주기 위한 것으로 100Å∼150Å 두께로 형성하고, 패드질화막(23)은 후속 갭필절연막의 CMP 공정시 연마정지막 역할을 수행함과 동시에 트렌치 형성시 하드마스크 역할을 수행하는 것으로, 500Å∼1000Å 두께로 형성한다.

다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각배리어로 패드질화막(23)과 패드산화막(22)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 반도체 기판(21) 표면을 노출시킨다. 이어서, 소자분리마스크를 스트립하는데, 이때, 소자분리마스크는 잘 알려진 바와 같이 산소플라즈마를 이용하여 스트립한다.

다음으로, 패드질화막(23)을 하드마스크로 이용하여 노출된 반도체 기판(21) 을 소정 깊이로 식각하여 트렌치(24)를 형성한다.

도 2b에 도시된 바와 같이, 트렌치(24) 형성을 위한 식각공정시 발생된 식각손상을 제거하기 위해 건식 산화(Dry oxidation) 방법으로 측벽산화(Wall oxidation)를 진행하여 50Å∼100Å 두께의 측벽산화막(25)을 형성한다.

다음으로, 측벽산화막(25)을 포함한 패드질화막(23) 상부에 라이너질화막(26)을 형성한다. 이때, 라이너질화막(26)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용하여 50Å∼100Å 두께로 증착한다.

한편, 라이너질화막(26)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 ALD(Atomica Layer Deposition)을 이용하여 형성할 수도 있다.

도 2c에 도시된 바와 같이, 라이너질화막(26) 상부에 트렌치(24)를 갭필할 때까지 제1갭필절연막(27)을 증착한다. 이때, 제1갭필절연막(27)은 고밀도플라즈마 방식의 산화막 또는 TEOS 산화막으로 증착한다.

다음으로, 제1갭필절연막(27)을 평탄화시켜 트렌치(24) 내부를 채우는 형태로 잔류시킨다. 이때, 제1갭필절연막(27)의 평탄화 공정은 에치백 또는 CMP 공정이 가능한데, 일예로 에치백 공정시에는 C₄F₈, C₅F₈, C₄ F₆ 또는 CH₂F₂ 분위기에서 산화막에 대한 에치백 공정을 진행한다. 즉, 산화막 형태인 제1갭필절연막(27)만 선택적으로 에치백하여 트렌치(24)를 일부 채우는 형태로 잔류시킨다. 이때, 질화막질인 라이너질화막(26)은 산화막에 대해 선택비를 가지므로 에치백공정시 식각배리어 역할을 한다. 그리고, 제1갭필절연막(27)의 CMP 공정은 라이너질화막(26)을 연마정지막으로 이용하여 진행한다.

위와 같은 일련의 증착공정 및 평탄화 공정에 의해 잔류하는 제1갭필절연막(27)은 라이너질화막(26)을 사이에 두고 패드질화막(23)과 패드산화막(22)의 측면 을 덮는 형태로 트렌치(24) 내부에 잔류한다.

도 2d에 도시된 바와 같이, 트렌치(24) 내부를 채우는 형태로 잔류하는 제1갭필절연막(27)에 대해 산화막 습식 딥(Oxide wet dip) 공정을 추가로 진행하여, 제1갭필절연막(27)의 높이를 패드산화막(22)의 측면까지 낮춘다.

즉, 제1갭필절연막(27)의 표면 높이를 패드산화막(22)의 표면 높이와 동일하게 유지시키고, 특히, 패드질화막(23)의 측면을 노출시키도록 습식딥 공정을 조절한다.

이와 같은 산화막 습식 딥 공정은 불산(HF) 용액을 이용하여 진행한다. 이때, 라이너질화막(26)은 불산 용액에 대해 선택비를 가지므로, 식각배리어 역할을 한다.

도 2e에 도시된 바와 같이, 질화막 리세스(Nitride recess) 공정을 진행한다. 이때, 질화막 리세스 공정은 습식 식각을 통해 진행하는데, 습식식각시에 인산(H₃PO₄) 용액을 이용한다.

상기한 질화막 리세스 공정시, 라이너질화막(26)은 제1갭필절연막(27a) 외측에 드러난 부분이 제거되어 제1갭필절연막(27a)과 측벽산화막(25) 사이에 잔류하고, 특히 패드질화막(23)과 라이너질화막(26)간 연결 부분이 끊어지도록 질화막 리세스 공정을 조절하여 패드산화막(22)의 측면을 노출시킨다.

이러한 질화막 리세스 공정시, 패드질화막(23)도 일부가 제거될 수 있으나, 질화막 리세스 공정이 라이너질화막(26)을 타겟으로 진행하므로 과도식각이 불필요 하고, 이로써 질화막 리세스 공정후에 잔류하는 라이너질화막(26a)의 표면 높이를 활성영역 아래로 꺼지지 않도록 조절할 수 있다.

도 2f에 도시된 바와 같이, 라이너질화막(26a)을 포함한 전면에 제2갭필절연막(28)을 증착한다. 이때, 제2갭필절연막(28)은 고밀도플라즈마 방식의 산화막 또는 TEOS 산화막으로 증착하며, 습식 딥 공정으로 잔류시킨 제1갭필절연막(27a)으로 인해 낮아진 트렌치(24)의 상부를 모두 채울때까지 전면에 증착하는데, 1000Å∼5000Å 두께로 증착한다.

이와 같은 제2갭필절연막(28)은 라이너질화막(26a)과 패드질화막(23) 사이를 채워 라이너질화막(26a)과 패드질화막(23)이 연결되는 것을 차단하는 형태를 갖는다.

도 2g에 도시된 바와 같이, 패드질화막(23)을 연마정지막으로 이용한 CMP 공정을 진행하여 제2갭필절연막(28)을 평탄화시킨다. 이때, 패드질화막(23)이 일부 연마되어 두께가 감소할 수 있다.

위와 같은 CMP 공정후의 결과를 살펴보면, 평탄화된 제2갭필절연막(28a)은 패드질화막(23)과 라이너질화막(26a) 사이의 연결 부분을 없애주는 역할을 한다. 즉, 라이너질화막(26a) 상부를 제2갭필절연막(28a)이 덮는 형태를 가지므로써, 패드질화막(23)과 라이너질화막(26a) 사이의 연결부분이 존재하지 않는다.

도 2h에 도시된 바와 같이, 패드질화막(23)의 스트립 공정을 진행한다. 이때, 패드질화막(23)의 스트립 공정은 인산(H₃PO₄) 용액을 이용한다.

상기한 패드질화막(23)의 스트립 공정시, 패드질화막(23)과 라이너질화막(26a) 상에 제2갭필절연막(28a)이 위치하므로 패드질화막(23)만 제거된다. 즉, 패드질화막(23)과 제2갭필절연막(28a)의 경계부분에 라이너질화막(26a)이 존재하지 않으므로 패드질화막(23)만 선택적으로 인산용액에 의해 제거되는 것이며, 아울러 패드질화막(23)의 주변에 산화막질인 제2갭필절연막(28a)과 패드산화막(22)이 위치하면서 라이너질화막(26a) 상부를 제2갭필절연막(28a)이 덮어 패드질화막(23)과 라이너질화막(26a)간 연결부분을 차단하고 있으므로 라이너질화막(26a)까지 인산 용액이 침투하지 못한다.

상기한 패드질화막(23) 스트립후에, 라이너질화막(26a)이 식각되지 않기 때문에 아래로 꺼지는 현상이 발생하지 않고, 이로써 후속 세정공정을 거치더라도 모우트가 발생하지 않는다.

또한, 라이너질화막(26a)의 손실을 고려할 필요가 없기 때문에 패드질화막(23) 스트립 공정의 마진을 충분히 확보할 수 있다.

이어서, 패드산화막(22)을 스트립한다. 이때, 패드산화막(22)은 불산 용액을 이용하여 스트립하며, 제2갭필절연막(28a)이 동시에 스트립되면서 제1갭필절연막(27a)도 일부 제거될 수 있다. 따라서, 패드산화막(22) 스트립후에 제1갭필절연막(27b)이 잔류한다.

결국, 패드산화막(22)까지 스트립한 후의 소자분리 구조를 살펴보면, 트렌치(24) 표면 상에 측벽산화막(25)이 형성되고, 측벽산화막(25) 표면 상에 라이너질화막(26a)이 형성되며, 라이너질화막(26a) 상에 트렌치(24)를 갭필하는 제1갭필절연 막(27b)이 잔류한다. 위와 같은 소자분리 구조에서, 라이너질화막(26a)의 꺼짐 현상이 없는 것을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 패드질화막과 라이너질화막간 연결부분을 끊고, 이 끊어진 연결부분을 갭필절연막으로 채우므로써 후속 패드질화막 스트립공정시 라이너질화막의 손실을 방지하여 모우트 발생 및 확장을 근본적으로 방지할 수 있는 효과가 있다.

Claims (8)

1. 반도체 기판 상부에 패드산화막과 패드질화막의 순서로 적층된 패드패턴을 형성하는 단계;

   상기 패드질화막을 하드마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 표면에 측벽산화막을 형성하는 단계;

   상기 측벽산화막을 포함한 상기 패드질화막 상에 라이너질화막을 형성하는 단계;

   상기 라이너질화막 상에 적어도 상기 패드산화막의 높이와 동일하게 상기 트렌치를 일부 채우는 형태를 갖는 제1갭필절연막을 형성하는 단계;

   상기 패드질화막과 상기 라이너질화막간 연결부분이 끊어지도록 상기 라이너질화막의 일부를 선택적으로 제거하는 단계;

   상기 라이너질화막과 상기 패드질화막간 끊어진 연결부분을 채우는 형태를 가지면서 표면이 평탄한 제2갭필절연막을 형성하는 단계; 및

   상기 패드질화막과 패드산화막을 선택적으로 제거하는 단계

   를 포함하는 반도체소자의 소자분리 방법.
2. 제1항에 있어서,

   상기 제1갭필절연막을 형성하는 단계는,

   상기 트렌치를 갭필할 때까지 상기 라이너질화막 상부에 제1갭필절연막을 증착하는 단계;

   상기 라이너질화막의 표면이 드러날때까지 상기 제1갭필절연막을 평탄화시키는 단계; 및

   상기 패드산화막의 높이와 동일하게 표면 높이가 낮아지도록 상기 제1갭필절연막을 추가로 제거하는 단계

   를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
3. 제2항에 있어서,

   상기 제1갭필절연막을 평탄화시키는 단계는,

   에치백 또는 CMP 공정으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
4. 제2항에 있어서,

   상기 제1갭필절연막을 추가로 제거하는 단계는,

   습식 딥 공정으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
5. 제4항에 있어서,

   상기 습식 딥 공정은, 불산 용액을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
6. 제1항에 있어서,

   상기 라이너질화막의 일부를 선택적으로 제거하는 단계는,

   습식 식각을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
7. 제6항에 있어서,

   상기 습식식각은, 인산 용액을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
8. 제1항에 있어서,

   상기 제2갭필절연막을 형성하는 단계는,

   상기 라이너질화막과 상기 패드질화막 사이를 채우도록 전면에 제2갭필절연막을 증착하는 단계; 및

   상기 패드질화막을 연마정지막으로 이용한 CMP 공정을 통해 상기 제2갭필절연막을 평탄화시키는 단계

   를 포함하는 것을 특징으로 하는 반도체소자의 소자분리 방법.

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