KR100871374B1 - 반도체소자의 트렌치소자분리막 평탄화방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트렌치소자분리막 평탄화방법은, 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 트렌치 형성지역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 트렌치를 형성하는 단계; 상기 감광막패턴을 제거한후 상기 트렌치를 포함한 패드질화막상에 갭매립 산화막을 형성하는 단계; 상기 갭매립 산화막을 상기 패드질화막의 표면이 드러나지 않도록 평탄화시키는 단계; 상기 평탄화된 갭매립 산화막을 상기 패드질화막이 노출되도록 함과 아울러 상기 트렌치 내에서 리세스되도록 건식식각방식을 통해 식각하는 단계; 및 상기 노출된 패드질화막을 제거하여 트렌치소자분리막을 형성하는 단계를 포함하여 구성되어, 건식식각방식을 적용하여 원하는 소자분리막 높이를 맞추어줌으로써 HF 디핑공정을 생략하여 모우트와 같은 불량을 사전에 방지할 수 있는 것이다.
Description
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도,
도 2는 도 1d에 도시된 모우트(moat)를 따라 남은 폴리실리콘에 의한 게이트라인간 브릿지 발생을 보여 주는 사진,
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 실리콘기판 33 : 패드산화막
35 : 패드실리콘질화막 37 : 감광막패턴
39 : 트렌치 41 : HDP산화막
41b : 트렌치소자분리막
본 발명은 반도체소자의 트렌치 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 트렌치소자분리막(STI)의 평탄화 공정시에 기존의 CMP(chemical mechanical polishing) 공정대신에 건식 에치백공정을 적용하는 반도체소자의 트렌치 평탄화방법에 관한 것이다.
종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법에 대해 도 1a 및 도 1f를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 2는 도 1d에 도시된 모우트(moat)를 따라 남은 폴리실리콘에 의한 게이트라인간 브릿지 발생을 보여 주는 사진이다.
종래기술에 따른 반도체소자의 트렌치소자분리막 형성방법은, 도 1a에 도시된 바와같이, 먼저 실리콘기판(11)상에 패드산화막(13)과 패드실리콘질화막(15)을 적층한후 그 위에 트렌치 형성용 감광막패턴(17)을 형성한다. 이때, 상기 패드산화막(13)은 실리콘기판과 실리콘질화막간의 직접 접촉으로 발생할 수 있는 스트레스 방지를 위한 완충막으로 사용한다. 또한, 상기 패드실리콘질화막(15)은 후속 트렌치 소자분리를 위한 CMP 공정시에 연마 정지막으로 사용한다.
그다음, 상기 감광막패턴(17)을 마스크로 상기 패드실리콘질화막(15)과 패드산화막(13) 및 실리콘기판(11)을 과도식각하여 상기 실리콘기판(11)내에 트렌치(19)를 형성한다.
이어서, 도 1b에 도시된 바와같이, 상기 감광막패턴(17)을 제거한후 상기 트렌치(19)를 포함한 패드실리콘질화막(15)상에 HDP산화막(high density plasma oxide)(21)을 상기 트렌치(19)가 충분히 갭매립될 정도의 두께로 형성한다.
그다음, 도 1c에 도시된 바와같이, CMP 공정을 통해 상기 패드실리콘질화막(15)를 드러날 때까지 상기 HDP산화막(21)을 평탄화시켜 상기 패드실리콘질화막(15)과 HDP산화막(21)을 패턴을 분리시킨다.
그다음, 도 1d에 도시된 바와같이, 필드산화막을 리세스(recess)시키기 위해 HF 케미칼을 이용하여 디핑공정을 진행한다.
이어서, 도 1e에 도시된 바와같이, 인산(H3PO4)과 같은 습식식각용액으로 상기 패드실리콘질화막(15)을 완전히 제거하여 트렌치소자분리막(21a)을 형성한다.
위에서 언급한 바와 같이, 상기 HF 디핑공정은 습식 케미칼의 측면 식각특성 및 필름간 계면에서 습식식각률이 빨라지는 특성 때문에 도 1d의 "A"와 같은 모우트(moat)를 발생시키게 된다.
따라서, 이러한 모우트는 게이트 식각시에 부담(burden)으로 작용하여 잔류물로 인한 게이트라인간 브릿지를 유발시킬 수 있다.
이와 같은 종래기술에 의하면, CMP 공정으로 평탄화 및 패턴분리를 하게 되면, CMP 정지막으로서 약 1400 Å 이상의 두꺼운 실리콘질화막이 필요하기 때문에 퍼니스에서 증착시간이 길어져서 제조비용이 증가된다.
또한, 기존의 CMP를 통한 패턴분리방법은 패턴밀도에 따른 연마율 차이 때문에 페리지역의 큰 패턴에서 하부 연마에 의한 실리콘질화막이 제거되지 않는 현상 을 유발시키기도 한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존의 CMP 공정대신에 건식식각방식을 적용하여 원하는 소자분리막 높이를 맞추어줌으로써 HF 디핑공정을 생략하여 모우트와 같은 불량을 사전에 방지할 수 있는 반도체소자의 트렌치소자분리막 평탄화방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트렌치소자분리막 평탄화방법은, 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 트렌치 형성지역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 트렌치를 형성하는 단계; 상기 감광막패턴을 제거한후 상기 트렌치를 포함한 패드질화막상에 갭매립 산화막을 형성하는 단계; 상기 갭매립 산화막을 상기 패드질화막의 표면이 드러나지 않도록 평탄화시키는 단계; 상기 평탄화된 갭매립산화막을 상기 패드질화막이 노출되도록 함과 아울러 상기 트렌치 내에서 리세스되도록 건식식각방식을 통해 식각하는 단계; 및 상기 노출된 패드질화막을 제거하여 트렌치소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
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(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 평탄화방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 트렌치소자분리막 형성방법은, 도 3a에 도시된 바와같이, 먼저 실리콘기판(31)상에 패드산화막(33)과 패드실리콘질화막(35)을 적층한후 그 위에 트렌치 형성용 감광막패턴(37)을 형성한다.
그다음, 상기 감광막패턴(37)을 마스크로 상기 패드실리콘질화막(35)과 패드산화막(33) 및 실리콘기판(31)을 과도식각하여 상기 실리콘기판(31)내에 트렌치(39)를 형성한다. 이때, CMP 정지막으로서의 역할이 아니므로 약 200Å 정도의 얇은 질화막 적용이 가능하다. 이렇게 질화막의 두께가 감소되어 소자분리를 위한 CD 변화(즉, 식각 CD 바이어스) 제어 측면에서 유리하고, 식각 타겟의 감소로 인해 PR 마진측면에서도 유리하다.
이어서, 도 3b에 도시된 바와같이, 상기 감광막패턴(37)을 제거한후 상기 트렌치(39)를 포함한 패드실리콘질화막(35)상에 HDP산화막(high density plasma oxide)(41)을 상기 트렌치(39)가 충분히 갭매립될 정도의 두께로 형성한다. 이때, 상기 패드실리콘질화막(35)의 두께가 감소되었으므로 기존보다 갭매립에 유리하며, 갭매립후 단차측면에서도 유리하다.
그다음, 도 3c에 도시된 바와같이, CMP 공정을 통해 상기 패드실리콘질화막(35)를 드러나지 않도록 상기 HDP산화막(41)부분만 평탄화시킨다. 이때, 상기 패드실리콘질화막(35)과 상기 HDP산화막(41)을 패턴분리시키는 기존의 CMP가 아니라 글로벌 평탄화(global planarization)역할만 한다. 또한, 도 3b에서와 같은 프로파일을 갖는 HDP산화막(41) 대신에 HTO(hot thermal oxide), TEOS(tetra ethyl ortho silicate)산화막, SOG(spin on glass)산화막 및 BPSG(Boro-phospho-silicate glass)산화막 중에서 어느 하나를 사용하는 경우에, CMP자체를 생략할 수도 있다.
이어서, 도 3d에 도시된 바와같이, 상기 평탄화된 HDP산화막(41a)을 상기 패드실리콘질화막(35)이 노출되도록 함과 아울러 상기 트렌치(39) 내에서 원하는 소자분리막 높이까지 리세스(recess)되도록 건식식각방식을 통해 제거한다. 이때, 건식식각공정에 사용하는 가스로는 C5F8 또는 CH2F2 와 같이 실리콘질화막에 대해 높은 선택비를 갖는 가스를 이용함으로써 상기 평탄화된 HDP산화막(41a) 식각시 상기 실리콘기판(31)이 드러나는 것을 방지한다. 또한, 건식 식각을 통해 소자분리막을 리세스(recess)시킴으로써 기존의 HF 디핑(dipping) 공정을 생략할 수 있다.
이렇게 건식식각시 원하는 소자분리막 높이를 맞추어줌으로써 HF 디핑 공정을 생략하여 이와 같은 불량을 사전에 방지할 수 있다.
그다음, 도 3e에 도시된 바와같이, 상기 패드실리콘질화막(35)을 핫(hot) 인산을 이용한 디핑공정을 수행하여 제거하여 원하는 트렌치소자분리막(41b)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 트렌치소자분리막 평탄화방법에 의하면, CMP 방법 대신에 건식식각방식을 적용하여 패드실리콘질화막 증착두께를 낮춤으로써 증착시간 감소를 통한 비용절감 효과를 기대할 수 있고, 소자분리를 위한 CD 변화제어가 용이하며, 총 깊이 (즉, 패드실리콘질화막과 트렌치깊이의 합)이 감소로 인하여 갭매립 마진을 확보할 수 있다.
또한, 건식식각으로 인해 소자분리막 높이를 리세스시킬 수 있어 HF 습식 디핑공정을 생략할 수 있으므로 모우트에 의한 게이트 잔류물 발생을 사전에 방지할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (5)
- 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계;상기 패드질화막상에 트렌치 형성지역을 한정하는 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 트렌치를 형성하는 단계;상기 감광막패턴을 제거한후 상기 트렌치를 포함한 패드질화막상에 갭매립 산화막을 형성하는 단계;상기 갭매립 산화막을 상기 패드질화막의 표면이 드러나지 않도록 평탄화시키는 단계;상기 평탄화된 갭매립 산화막을 상기 패드질화막이 노출되도록 함과 아울러 상기 트렌치 내에서 리세스되도록 건식식각방식을 통해 식각하는 단계; 및상기 노출된 패드질화막을 제거하여 트렌치소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 트렌치소자분리막 평탄화방법.
- 제1항에 있어서, 상기 갭매립 산화막으로는 HDP산화막, HTO, TEOS산화막, SOG산화막 및 BPSG산화막 중에서 어느 하나로 형성하는 것을 특징으로하는 반도체소자의 트렌치소자분리막 평탄화방법.
- 제1항에 있어서, 상기 패드질화막은 200Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트렌치소자분리막 평탄화방법.
- 제1항에 있어서, 상기 건식식각시에 사용하는 가스로는 상기 패드질화막에 대한 고선택비를 갖는 C5F8 또는 CH2F2를 포함하는 가스중에서 선택하여 사용하는 것을 특징으로하는 반도체소자의 트렌치소자분리막 평탄화방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |