KR20010066380A - 다층 배선을 갖는 반도체장치의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 title abstract description 27
- 239000002184 metal Substances 0.000 title abstract description 27
- 239000003989 dielectric material Substances 0.000 claims abstract description 53
- 239000011229 interlayer Substances 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims description 8
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 6
- 229910020177 SiOF Inorganic materials 0.000 claims description 6
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 150000002736 metal compounds Chemical class 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000008719 thickening Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910004541 SiN Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 다층 배선을 갖는 반도체장치의 제조 방법에 관한 것으로, 특히 이 방법은 유기성 저유전물질(organic low-k dieletcric material)의 층간절연막을 사용한 반도체 소자의 다층 배선 제조 공정시 반도체 기판의 하부 구조물에 유기 절연물질의 층간 절연막을 형성하고, 유기 절연물질의 층간 절연막 상부에 식각 선택비가 높고 식각 정지 역할을 하는 무기 저유전체 물질의 절연막을 형성한 후에, 무기 저유전물질의 절연막 및 유기 저유전물질의 층간 절연막을 식각하여 개구부를 형성한 후에, 유기 저유전물질의 층간 절연막 및 무기 저유전물질의 절연막의 개구부에 도전체를 매립하여 배선을 형성한다. 이에 따라, 본 발명은 하드 마스크, 식각 장벽막 및 캐핑막의 물질로서 유전상수가 3이하인 무기성 저유전물질(inorganic low-k dielectric material)로 사용하므로써 층간절연막과에 대한 하드 마스크, 식각 장벽막 또는 캐핑막의 식각 선택비를 높이므로써 배선 공정의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히 유기성 저유전물(organic low-k dielectric material)로 층간절연막을 사용할 때 배선의 RC 감소를 개선할 수 있는 다층 배선을 갖는 반도체장치의 제조 방법에 관한 것이다.
반도체 집적화에 따라 소자 축소와 함께 배선이 좁아지면서 다층화되어 가고 있는데, 다층배선 기술은 반도체 소자의 가장 중요한 과제가 되고 있다.
최근 배선 기술은 0.18um룰에서 배선 피치(pitch)가 약 0.16um정도까지 축소되어, 배선간 용량이 증대됨에 따라 배선에 흐르는 전기신호의 속도의 지연을 초래하게 되었다. 이에, 칩 면적의 증대와 동시에 배선 지연(RC지연)은 고속 및 고집적 반도체소자의 성능을 저해하는 커다란 요인이 되고 있다. 그러므로, 반도체장치의 다층배선 제조시 이러한 RC 지연을 줄이고자 저유전율의 층간절연막과 저저항 배선의 제조 기술의 개발이 필수가 되고 있다.
그래서, 종래에는 유전상수(k)가 3이하의 유기성 저유전물질(organic low-k dielectric material)을 사용하여 층간절연막을 형성한 반도체소자의 제조 공정시 상기 층간절연막 성분이 탄소계 폴리머이기 때문에 이는 감광막과 비슷한 식각속도로 식각이 진행된다.
하지만, 종래 반도체장치의 배선 제조 공정시 금속 패터닝을 위한 하드 마스크(hard mask), 식각 장벽막(etch barrier) 및 캐핑막(capping layer)을 종종 사용하는데, 이들은 유전 상수가 4이상의 실리콘 계열의 유전물질(SiO2, SiN, SiON 등)이므로 상기 유기성 저유전물질의 층간절연막에 대해 식각 선택이 나쁘다는 단점이 있었다. 즉, 유기성 저유전물질의 층간절연막의 식각 공정의 한계로 인해서 하드 마스크 또는 식각 장벽막 등의 두께를 증가시킬 경우 층간절연막과의 전체 기생용량이 증가하게 되어 배선의 RC 지연이 유발되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 유기성 저유전물질의 층간절연막을 사용한 반도체 소자의 제조 공정시 하드 마스크, 식각 장벽막 및 캐핑막 등의 식각 정지 역할을 하는 절연막을 유전 상수가 큰 절연물질 대신에 유전상수가 3이하인 무기성 저유전물질(inorganic low-k dielectric material)로 대체하므로써 두께를 증가시키지 않고서도 층간절연막과의 식각 선택비를 높여서 배선 공정의 신뢰성을 향상시킬 수 있는 다층 배선을 갖는 반도체장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체장치의 다층 배선 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 반도체장치의 다층 배선 제조 방법을 설명하기 위한 공정순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,38: 하부 층간절연막 12,26,32,52 : 확산 방지막
14,34 : 금속배선 16,36 : 캐핑막
18,44: 상부 층간절연막 20,40 : 하드 마스크
22,42,48 : 포토레지스트 패턴 24 : 개구부
28' : 플러그 30 : 하부 구조물
50 : 이중 홀 54': 이중 상감법에 의한 금속배선
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 다층 배선 사이를 유기 저유전물질의 층간절연막으로 절연하는 제조방법에 있어서, 반도체 기판의 하부 구조물에 유기 절연물질의 층간 절연막을 형성하는 단계와, 유기 절연물질의 층간 절연막 상부에 식각 선택비가 높고 식각 정지 역할을 하는 무기 저유전체 물질의절연막을 형성하는 단계와, 무기 저유전물질의 절연막 및 유기 저유전물질의 층간 절연막을 식각하여 개구부를 형성하는 단계와, 유기 저유전물질의 층간 절연막 및 무기 저유전물질의 절연막의 개구부에 도전체를 매립하여 배선을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 있어서, 상기 무기 저유전체 물질은 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나이다. 이때, 무기 저유전체 물질의 증착 두께는 500∼5000Å인 것이 바람직하다.
그리고, 본 발명의 제조 방법에 있어서, 상기 무기 저유전체 물질로 이루어진 절연막의 식각 공정시 CF계 가스를 이용한다. 또한 상기 무기 저유전체물질을 식각한 후에 층간절연막을 식각할 경우 O2, Ar, CO, 또는 N2를 가스를 사용하는 것이 바람직하다.
또한, 본 발명의 제조 방법에 있어서, 상기 무기 저유전체 물질의 절연막 식각 공정시 인시튜로 진행한다.
본 발명의 기술적 원리에 따르면, 유기성 저유전물질의 층간절연막을 갖는 반도체장치의 다층 금속배선 공정시 층간절연막 상부에 하드 마스크(hard mask), 식각 장벽막(etch barrier) 및 캐핑막(capping layer) 등의 절연막 재료를 상기 유기성 저유전물질의 층간절연막에 대해 식각 특성이 우수한 무기성 저유전물질로 대체한다. 이러한 무기성 저유전체의 절연막은 유전상수 k가 3이하로 질화막 또는 실리콘 계통의 절연물질에 비해 유전상수가 낮기 때문에 유기성 저유전체의 층간절연막에 대한 식각 선택비가 크다. 그러므로, 하드 마스크과 식각 장벽막 및 캐핑막 등의 절연막의 두께를 얇게 하더라도 그 선택 식각이 정확하게 달성할 수 있기 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체장치의 다층 배선 제조 방법을 설명하기 위한 공정 순서도로서, 본 발명의 일 실시예는 하부 배선과 연결되는 플러그(plug) 제조 방법에 관한 것이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판에 일련의 소자 공정을 진행한 후에 그 구조물의 하부 층간절연막(10)에 확산 방지막(barrier metal)(12)으로서 Ti/TiN을 전면에 증착한다. 이때, 하부 층간절연막(10)은 유전상수(k)가 3이하의 탄화수소계 물질로서 SiLK(상품명), 방향족계 물질로서 FLARE2.0(상품명)등의 유기성 저유전물질(organic low-k dielectric material)을 사용한다.
계속해서, 확산 방지막(12) 상부에 배선 공정을 실시하고자 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나를 선택하여 도전체를 소정 두께로 증착한 후에 이를 패터닝하여 금속배선(14)을 형성한다.
그리고, 금속배선(14)이 형성된 결과물에 무기 저유전체 물질(inorganic low-k dielectric material)의 캐핑막(16)을 증착한다. 이때, 캐핑막(16)은 SiOC, SiOF, 실록산(Siloxane) SOG, 실리케이트(Silicate) SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나를 사용하고 그 증착 두께를 500∼5000Å로 한다.
그 다음, 그 캐핑막(16) 상부에 유기성 저유전물질의 상부 층간절연막(18)을 두껍게 증착한 후에 무기성 저유전체 물질의 하드 마스크(20)를 형성한다. 여기서, 하드 마스크(20)는 역시 캐핑막(16)과 동일하게 SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나를 사용하도록 한다.
그리고, 상기 결과물에 하부의 금속배선과 수직으로 연결될 플러그용 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(22)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 포토레지스트 패턴(22)의 창 부위의 하드 마스크(20), 상부 층간절연막(18) 및 캐핑막(16)을 식각해서 개구부(24) 인 콘택홀을 형성한다. 여기서, 하드 마스크(20)와 캐핑막(16)의 식각 공정은 CF계 가스로서, CF4, C2F6, C3F8, C4F8, C5F8, CHF3,C2H2F4등을 사용하고, 층간절연막(18)의 선택 식각은 O2, Ar, CO, 또는 N2를 가스를 사용하도록 한다. 이로 인해, 본 발명의 제조 공정은 하드 마스크(20)와 캐핑막(16) 등의 식각 정지 역할을 하는 절연막은 무기성 저유전체 물질로 이루어져 있어 유기성 저유전물질의 층간절연막(18)에 대해 선택 식각 특성이 양호하므로 그 두께를 증가시키지 않아도 된다.
그리고, 상기 포토레지스트 패턴(22)을 제거한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 개구부(24)가 형성된 결과물에 확산 방지막(26)으로서 Ti/TiN을 증착한 후에 개구부(24) 내에 금속(예컨대, 텅스텐)(28)을 충분히 매립한다.
그 다음, 도 1d에 도시된 바와 같이, 하드 마스크(20)부위의 상기 금속(28) 및 확산 방지막(26)을 제거하고자 화학적기계적연마 공정을 실시하여 상기 결과물을 하부 하드 마스크(20) 표면이 드러날때까지 평탄화한다. 이에 따라, 하부의 금속배선(14)과 연결되는 플러그(28')가 형성된다.
본 발명의 일 실시예에 따른 플러그 제조 공정시 무기 저유전체 물질로 이루어진 하드 마스크(20) 및 캐핑막(16)의 식각 공정은 인시튜(in-situ)로 진행하는 것이 바람직하다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 반도체장치의 다층 배선 제조 방법을 설명하기 위한 공정순서도로서, 이를 참조하면 본 발명의 다른 실시예는 금속배선과 수직으로 연결될 플러그를 동시에 형성하기 위한 이중 상감법(dual damascene)에 의한 배선 제조 공정에 관한 것이다.
우선, 도 2a에 도시된 바와 같이, 반도체기판의 하부 구조물(예컨대 금속배선이 형성된 기판)(30)에 일련의 금속배선 공정을 실시하여 확산 방지막(32) 및 금속배선(34)을 형성하고, 그 위에 무기 저유전체 물질의 캐핑막(36)을 적층한다.
이때, 캐핑막(36) 역시 상술한 일실시예와 동일하게, SiOC, SiOF, 실록산 SOG, 실리케이드 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나를 사용하고 그 증착 두께를 500∼5000Å로 한다.
이어서, 상기 캐핑막(36) 상부에 유기성 저유전물질(FLARE2.0, SiLK)의 하부 층간절연막(38)을 두껍게 증착한 후에 그 위에 무기성 저유전체 물질의 식각 장벽막(40)을 형성한다. 여기서, 식각 장벽막(40)은 역시 캐핑막(36)과 동일하게SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나를 사용하도록 한다.
그 다음, 상기 결과물에 플러그 영역을 정의하는 마스크를 이용해서 사진 공정을 진행하여 포토레지스트 패턴(42)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(42)의 창 부위의 제 1식각 장벽막(40)을 패터닝한 후에 상기 패턴(42)을 제거한다.
계속해서, 도 2c에 도시된 바와 같이, 상기 제 1식각 장벽막 패턴(40') 상부에 유기성 저유전물질(FLARE2.0, SiLK)의 상부 층간절연막(44)을 두껍게 증착한 후에 그 위에 무기성 저유전체 물질의 제 2식각 장벽막(46)을 증착한다.
그리고, 상기 제 2식각 장벽막(46) 상부에 금속배선용 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(48)을 형성한다.
그 다음, 식각 공정을 진행하여 상기 제 2식각 장벽막(46)을 선택 식각하여 상기 포토레지스트 패턴(48)에 맞추어 패턴을 형성한다. 제 2식각 장벽막(46)의 식각 공정은 CF계 가스인 CF4, C2F6, C3F8, C4F8, C5F8, CHF3,C2H2F4등을 사용한다.
이어서, 도 2d에 도시된 바와 같이, 상기 제 2식각 장벽막 패턴(46)에 맞추어 상부의 층간절연막(44)을 식각하여 개구부인 콘택홀을 형성한 후에 상기 제 1식각 장벽막 패턴(40')에 맞추어 하부의 층간절연막(38')을 식각해서 비아를 형성하여 이중 홀(50)을 형성한다. 그리고, 도 2e에 도시된 바와 같이, 이중 홀(50)이 형성된 결과물에서 캐핑막(36)을 식각해서 금속배선(34)의 표면을 개방한다. 이때, 층간절연막(38)의 선택 식각은 O2, Ar, CO, 또는 N2를 가스를 사용하고, 캐핑막(36)의 식각 식각 장벽막 패턴(46)과 마찬가지로 CF계 가스인 CF4, C2F6, C3F8, C4F8, C5F8, CHF3,C2H2F4등을 사용하되, 인시튜로 진행하도록 한다.
도 2f에 도시된 바와 같이, 상기 패터닝된 캐핑막(36')을 갖는 결과물의 이중 홀(50)내에 확산 방지막(52)으로서 Ti/TiN을 증착하고, 그 위에 금속(54)으로서 텅스텐을 충분히 매립한다.
계속해서, 도 2g에 도시된 바와 같이, 상기 제 2식각 장벽막 패턴(46) 부위의 확산 방지막(52)과 금속(54)을 제거하고자 화학적기계적연마 공정을 실시하여 결과물을 평탄화한다. 이로 인해, 상기 이중 홀내에 표면이 평탄화되고 하부의 금속배선과 연결되는 이중 상감법에 의한 금속배선(54')을 형성된다.
이와 같이, 본 발명의 이중 상감법에 의한 금속배선 제조 방법은 층간절연막(38,44)이 유기성 저유전물질로 구성되어 있을 경우 그 상부 및 하부에 위치한 식각 장벽막(40,46)과 캐핑막(36) 및 하드 마스크 등의 절연물질을 무기성 저유전체 물질로 사용하므로써 이후 이중 상감법에 의한 콘택 및 비아 형성시 층간절연막에 대해 선택 식각 특성을 높인다.
한편, 본 발명의 반도체장치의 다층 배선 제조 방법은 일반적인 이중 상감 (dual damascene)공정에 적용이 가능하다. 즉, 다층 배선 제조 공정시 트렌치 식각, 비아 식각, 이중 상감, 첫 번째 비아 이중 상감, 상부 마스크 이중 상감 공정 등에 모두 적용이 가능하다.
상기한 바와 같이, 본 발명은 유기성 저유전물질(organic low-k dielectric material)로 층간절연막을 형성한 반도체장치의 다층 배선에 있어서, 금속 패터닝을 위한 하드 마스크(hard mask), 식각 장벽막(etch barrier) 및 캐핑막(capping layer) 등의 절연 물질 재료를 상기 유기성 저유전물질의 층간절연막에 대해 식각 특성이 우수한 무기성 저유전물질을 사용한다.
그러므로, 본 발명은 종래 하드 마스크와 식각 장벽막 및 캐핑막의 재료로서 유전 상수가 4이상의 실리콘 계열의 유전물질(SiO2, SiN, SiON 등)을 사용한 경우에 비해 층간절연막과 그 위/아래의 하드 마스크와 식각 장벽막 또는 캐핑막 사이의 식각 선택비를 확보하기 위하여 해당 하드 마스크와 식각 장벽막 또는 캐핑막의 두께를 증가시키지 않아도 되므로 공정 마진을 높인다. 이에 따라, 전체 구조물의 기생 용량이 감소하게 되어 반도체소자의 고밀도화와 신호전달 속도의 향상을 요구하는 반도체장치의 다층 금속배선의 제조 수율 및 신뢰성을 높일 수 있는 이점을 가지고 있다.
Claims (6)
- 반도체장치의 다층 배선 사이를 유기 저유전물질의 층간절연막으로 절연하는 제조방법에 있어서,상기 반도체 기판의 하부 구조물에 상기 유기 절연물질의 층간 절연막을 형성하는 단계;상기 유기 절연물질의 층간 절연막 상부에 식각 선택비가 높고 식각 정지 역할을 하는 무기 저유전체 물질의 절연막을 형성하는 단계;상기 무기 저유전물질의 절연막 및 상기 유기 저유전물질의 층간 절연막을 식각하여 개구부를 형성하는 단계; 및상기 유기 저유전물질의 층간 절연막 및 무기 저유전물질의 절연막의 개구부에 도전체를 매립하여 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 무기 저유전체 물질은 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중에서 어느 하나인 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 무기 저유전체 물질의 증착 두께는 500∼5000Å인 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 무기 저유전체 물질로 이루어진 절연막의 식각 공정시 CF계 가스를 이용하는 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
- 제 1항 또는 제 4항에 있어서, 상기 무기 저유전체물질을 식각한 후에 층간절연막을 식각할 경우 O2, Ar, CO, 또는 N2를 가스를 사용하는 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 무기 저유전체 물질의 절연막 식각 공정시 인시튜로 진행하는 것을 특징으로 하는 다층 배선을 갖는 반도체장치의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR (1) | KR20010066380A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432704B1 (ko) * | 2001-09-01 | 2004-05-24 | 주성엔지니어링(주) | 수소화된 ＳｉＯＣ 박막 제조방법 |
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- 1999-12-31 KR KR1019990068089A patent/KR20010066380A/ko not_active Application Discontinuation
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