KR20010059540A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 저유전율의 유기물질을 절연막층으로 적층하고, 상기 절연층을 부분식각하여 비아 홀을 형성한 후, 상기 비아 홀의 측벽에 질화막 또는 산화막 스페이서를 형성하고, 이를 이용하여 비아 콘택을 형성함으로써 비아 홀의 상부 부위의 프로파일이 경사지지 않게 하고, 비아 홀 저부의 임계치수도 재현성 있게 조절이 가능하도록 하여 반도체 소자의 제조 공정 수율 향상을 도모할 수 있는 기술이다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히유전율(Dielectric Constant)이 낮은 유기 물질(Organic Low-k material)로 형성되는 절연층을 부분 식각하여 비아 홀(via hole)을 형성한 후, 상기 비아 홀의 측벽에 질화막 또는 산화막 스페이서를 형성함에 의해 최종 형성되는 비아 홀 탑(top) 부위의 프로파일이 경사지지 않고 비아 홀 저부의 임계치수(Critical Demension ; 이하 'CD' 라 함)를 재현성 있게 조절할 수 있게 함으로써 반도체 소자의 제조공정 수율 및 신뢰성 향상을 도모할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
종래의 알루미늄을 금속배선으로 사용하는 층간 절연막 형성 기술은 절연막으로 주로 실리콘 산화막을 사용한다. 상기 실리콘 산화막은 유전상수 k 값이 4로서, 선간 캐패시턴스(capacitance)는 거리에 반비례하고 면적에 비례하는데, 종래의 0.16 Tech. 이상 디램 소자의 제조 공정에서 금속 선간 간격이 0.3㎛ 이상이었기 때문에 RC 지연 현상이나 크로스-토킹(cross-talking) 현상 등의 원하지 않는 오동작 현상이 없었다.
그러나 0.1Tech. 이하의 소자에서는 금속선간 간격이 0.3㎛ 이하로 줄어 들기 때문에 금속선간 캐패시턴스가 급격히 증가하고, 이에 따른 상기의 문제점이 심각해져 소자가 제대로 작동하지 않게 된다.
동일한 금속배선 구조에서 선간/층간 캐패시턴스를 줄이기 위해서는 층간 절연막을 저유전율을 갖는 물질로 대치해야 한다. 저유전율막으로는 카본을 함유하는 산화막, 즉 SiOxCy 박막을 금속배선위에 형성하고 그 위에 비아 식각시 포토레지스트와 선택비를 갖는 캐핑 산화막(capping oxide)을 증착해야 하는데, 상기 SiOxCy박막과 캐핑 산화막 사이의 접착력이 충분하지 않아 후속 열처리(annealing) 공정 혹은 비아 콘택 형성 공정에서 박막 리프팅(ligting)이나 크랙 등이 발생하게 되어 반도체 소자의 제조 공정 수율을 저하시키게 되는 문제점이 있다.
또한, 금속층간 절연물질로 낮은 유전물질을 사용하는 종래의 대머신 방법(Low-k Damascene Sheme) 에서는 식각 베리어(Etch Barrier)를 사용하지 않는 등의 공정이 단순한 장점이 있으나 비아 식각 프로파일(via etch profile)이 경사지고, 비아 홀의 저부 CD 가 재현성이 없어 조절이 가능하지 않은 단점이 있다.
즉, 첨부된 도면 도 1 에 도시되어 있는 바와 같이, 타임드 식각(timed etch)을 진행하였을 경우에 비아 홀의 탑 플로파일이 경사지게 되고, 식각시간 및 식각률의 변화에 따라 비아 홀의 저부 CD 도 증가하거나 감소하게 되는 등의 문제점이 발생한다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 저유전율의 유기물질을 절연막층으로 적층하되, 질화막 또는 산화막 스페이서를 이용함으로써 비아 홀의 상부 부위의 프로파일이 경사지지 않게 하고, 비아 홀 저부의 CD 도 재현성 있게 조절이 가능하도록 하여 반도체 소자의 제조 공정 수율 향상을 도모할 수 있는 반도체 소자의 금속배선 방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1f 는 종래의 방법에 따른 금속배선 형성공정의 일 예를 도시한 단면도
도 2a 내지 도 2h 는 본 발명의 방법에 따른 금속배선 형성공정의 일 실시예를 도시한 단면도
도 3a 내지 도 3h 는 본 발명의 방법에 따른 금속배선 형성공정의 다른 실시예를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 하부 금속층 3 : 캐핑층(질화막)
5 : 저 유전율의 유기 절연막 7 : 하드 마스크(산화막)
9,17 : 반사 방지막 11,13 : 비아 마스크 패턴
13 : 스페이서 형성용 질화막(산화막) 13' : 스페이서(spacer)
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선형성방법은,
하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 하드 마스크 산화막, 유기 반사방지막을 차례로 형성하는 단계와;
상기 구조 상부에 감광막을 도포한 후 패터닝하여 제1 마스크 패턴을 형성하는 단계와;
상기 제1 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스크 산화막을 차례로 식각한 후, 저유전율의 유기 절연층의 소정 두께까지 부분 식각하여 제1 비아 홀을 형성하는 단계와;
후- 크리닝을 실시하는 단계와;
상기 구조의 상부에 질화막을 증착한 다음 블랭킷 식각을 진행하여 상기 제1 비아 홀의 내부 측벽에 질화막 스페이서를 형성하는 단계와;
상기 구조 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴을 형성하는 단계와;
상기 트렌치 마스크 패턴을 이용하여 하부의 노출된 하드 마스크 산화막을 식각하는 단계와;
저 유전율의 유기 절연층을 식각한 후, 후-크리닝하는 단계와;
상부의 트렌치 마스크 패턴을 제거하는 단계와;
메탈 캐핑층인 상기 질화막을 제거하되, 이와 동시에 상기 질화막 스페이서도 함께 제거하는 단계를 포함하는 것을 특징으로 한
또한, 본 발명은 상기의 목적을 달성하기 위해,
하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 하드 마스크 산화막, 유기 반사방지막을 차례로 형성하는 단계와;
상기 구조 상부에 감광막을 도포한 후 패터닝하여 제1 마스크 패턴을 형성하는 단계와;
상기 제1 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스크 산화막, 저유전율의 유기 절연층을 차례로 식각하여 제1 비아 홀을 형성하는 단계와;
후- 크리닝을 실시하는 단계와;
상기 구조의 상부에 질화막을 증착한 다음 블랭킷 식각을 진행하여 상기 제1 비아 홀의 내부 측벽에 질화막 스페이서를 형성하는 단계와;
상기 구조 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴을 형성하는 단계와;
상기 트렌치 마스크 패턴을 이용하여 하부의 노출된 하드 마스크 산화막을 식각하는 단계와;
저 유전율의 유기 절연층을 식각한 후, 후-크리닝하는 단계와;
상부의 트렌치 마스크 패턴을 제거하는 단계와;
메탈 캐핑층인 상기 질화막을 제거하되, 이와 동시에 상기 질화막 스페이서도 함께 제거하는 단계를 포함하는 것을 특징으로 한다.
한편, 상기한 본 발명의 방법에 있어서,
상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하고,
상기 질화막 스페이서 형성을 위한 블랭킷 식각 공정시, F-베이스의 가스 케미스트리를 이용하여 블랭킷 플라즈마 식각으로 진행하는 것을 특징으로 한다.
또한 상기 스페이서 형성을 위한 증착막의 두께는 50∼300Å 로 하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2h 는 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도이다.
먼저, 도 2a를 참조하면, Al 또는 Cu 등으로 되는 하부 금속층(1)의 상부에 캐핑층(capping layer)으로 질화막(3)을 형성한다.
상기 질화막(3)의 상부로 저 유전율의 유기 절연층(5), 하드 마스크층으로 산화막(7), 유기 반사방지막을(9) 차례로 형성한다.
다음, 상기 구조의 상부에 감광막을 도포한 후 패터닝하여 비아 마스크 패턴(11)을 형성한다.
도 2b를 참조하면, 상기 비아 마스크 패턴(11)을 마스크로 하여 하부의 유기 반사방지막(9), 하드 마스크층인 산화막(7), 저유전율의 유기 절연층(5)의 소정 두께까지 식각한 후, 후-크리닝(post cleaning)을 실시한다.
이때 상기 상기 하드 마스크 산화막(7)으로 사용되는 물질로 SiO2, SiON 및 SiO 계열의 저 유전율의 비유기 절연물질을 사용할 수 있다. 참고로 상기에서 비유기 절연물질로는 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나이다.
또한, 저 유절율의 유기 절연층(5)의 식각은 후속 공정인 트렌치 마스크를 이용한 식각 공정에서 형성될 트렌치 깊이를 고려하여 적절한 깊이까지 식각한다.
한편, 상기 저 유전율의 유기 절연층(5)의 식각은 본 발명의 다른 실시예(도 3 참조)에서는 하부의 질화막(3)이 노출되기 까지 식각할 수도 있다.
상기에서 상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하고, 상기 저 유전율의 유기 절연물질층 식각시 F-베이스의 가스 케미스트리를 사용하는데, 첨가 가스로 O2, CO, N2,Ar 등을 사용한다.
참고로 저 유전율의 비유기 절연물질을 사용할 경우, O2가스는 상기 저 유전율의 비유기 절연물질의 표면 특성을 열화시키는 것으로 알려져 있으나, 본 발명에 있어서는 하드 마스크로 사용하여 식각이 될 물질이며, 비아 내부의 잔존 감광막을 폴리머화시켜 강화되게 할 필요가 없다. 따라서 비아 홀 내부에 형성된 감광막 상부에 폴리머가 많이 생기지 않도록 C/F 비가 작은 CF4와 같은 CxFy 계열의 가스를 사용하고 O2가스의 양을 크게 하는 것이 유리하다.
다음 도 2c를 참조하면, 상기 구조의 상부에 스페이서 형성용 질화막(13)을 증착한다.
이때 상기 질화막(13) 대신 산화막을 사용할 수도 있dmaum 스페이서 형성을 위한 증착막의 두께는 50∼300Å 가 되게 하여 작은 두께로 하는 것이 바람직하다.
도 2d를 참조하면, 블랭킷 식각을 진행하여 제1 비아 홀(12)의 측벽에 스페이서(13')를 형성한다.
한편, 상기에서 상기 질화막 스페이서(13') 형성을 위한 블랭킷 식각 공정시, F-베이스의 가스 케미스트리를 이용하여 블랭킷 플라즈마 식각으로 진행하고, 상기 F-베이스의 가스 케미스트리는 CF4,C2F6,C3F8,C4F8,C5CF8,CHF3F6,CH3F,C2HF5중 임의의 어느 하나의 가스에 Ar, O2, N2,CO 중 임의의 어느 하나를 첨가한 가스로 한다.
또한, 상기 스페이서 형성을 위해 증착물질로 사용되는 질화막 대신 Ti 또는 TiN 막을 사용할 수도 있으며, Ti 또는 TiN을 이용하여 스페이서를 형성할 경우, Cl2베이스의 가스 케미스트리를 사용하여 블랭킷 플라즈마 식각하여 스페이서를 형성한다.
또한 상기 Ti 또는 TiN 스페이서 제거시에도 역시 Cl2베이스의 가스 케미스트리를 사용하여 제거할 수 있다.
아울러, 상기 스페이서 형성을 위해 증착되는 질화막 대신 비정질 Si 또는 폴리실리콘을 사용할 수도 있으며, 이 경우 역시 Cl2베이스의 가스 케미스트리를 사용하여 제거한다.
도 2e를 참조하면, 상기 구조의 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴(15)을 형성한다. 이때 상기 트렌치 마스크 패턴(15은 형성시에도 유기 반사방지막(17)을 사용하며, 특히 상기 트렌치 마스크 패터닝 과정에서 상기 형성된 제1 비아 홀(12)의 내부에 감광막(15)이 잔존하게 되는데, 이것은 초점심도(Depth Of Focus) 마진의 부족에 따른 것으로 식각 공정 측면에서는 후속트렌치 식각 단계에서 하부 질화막 및 금속층으로의 어택(Attack)을 방지하는 역할을 한다.
도 2f 와 도 2g 를 참조하면, 상기 트렌치 마스크 패턴(15)를 마스크로 하여 하부의 노출된 층을 식각한다. 즉 상부층으로부터 유기 반사방지막(17), 하드 마스크 산화막(7), 저 유전율의 유기 절연층(5)을 차례로 식각한다.
이때, 상기 마드 마스크 산화막(7)의 식각을 진행할 경우, 상기 질화막 스페이서(13')가 후속 공정인 질화막층(3)의 식각 단계에서 제거가 가능할 정도로 상기 도 2f 에 도시된 것처럼 일부 식각되어 작아진 형태로 되어야 한다.
또한 상기 저 유전율의 유기 절연층(5)의 식각시, 형성하고자 하는 트렌치 깊이를 식각 타켓(etch target)으로 설정하여 식각을 진행한다. 물론 비아 콘택이 형성되어 하부층인 질화막층(2)이 노출되어야 한다.
상기 트렌치 마스크 패턴(15)을 이용한 식각공정의 진행 후, 질화막 스페이서(13')가 비아 홀의 상부에 잔존하게 되는데, 이것은 도 2h 에 도시된 바와 같이 하부 질화막(3)을 식각하는 과정에서 제거된다.
상기 도 2g 에서와 같이 대머신 패턴이 형성된 다음에 후-크리닝을 진행한다. 이때 상기 후-크리닝은 저유전율의 유기 절연층(5)을 식각한 후 적용되는 EKC 640, ACT 970, ST 250 등의 습식 케미칼을 사용하여 진행한다.
도 2h를 참조하면, 하부 메탈층 상부의 질화막(3)을 제거하기 위한 식각공정을 진행한다.
이때 상기 과정에서 질화막 스페이서(13')를 함께 제거한다. 하부 금속층(1)이 Cu 인 경우에는 질화막층(3)이 확산 방지막(diffusion barrier)으로서 역할을 할 수 있는 두께이어야 하므로 두께는 변경이 가능하지만, 식각 베리어 산화막의 두께는 질화막 두께의 2배 정도를 유지하는 것이 바람직하다. 이는 질화막층의 두께가 작으므로 과식각 타켓은 100% 정도로 크게 하여야 하고, 식각 베리어 산화막을 전부 제거하기 위해 산화막에 대한 지로하막의 선택도를 1.0 정도가 되는 보통의 식각 반응으로 식각하기 위해서이다.
한편, 상기 도 2g 의 단계에서 후-크리닝 공정을 진행하기 전에 질화막 스페이서(13')를 게거하면 메탈 캐핑층인 하부 질화막(3)이 식각되어 하부 금속층(1)이 노출되면서 메탈성 폴리머가 발생하기 때문에 후-크리닝을 통하여 폴리머 제거가 힘들게 된다.
즉, 저 유전율의 유기 절연층(5) 식각단계에서 발생하는 폴리머와 메탈 캐핑층인 질화막 식각 단계에서 발생하는 폴리머를 분리함으로서 후속 후-크리닝 단계에성의 폴리머 제거를 효과적으로 할 수 있다.
다음, 질화막층(3)을 식각 한 후, 후-크리닝을 진행한다. 상기 후-크리닝 처리는 저유전율의 유기 절연층을 식각한 후 적용되는 EKC 640, ACT 970, ST 250 등의 습식 케미칼을 사용하여 진행한다.
한편, 상기에서 하드 마스크 산화막으로 저 유전율의 비유기 절연물질을 사용할 경우, F-베이스의 가스 케미스트리를 사용하되, 첨가가스로 O2, CO, N2, Ar 중 임의의 어느 하나를 사용할 수 있다.
한편, 도 3a 내지 도 3f 는 본 발명의 방법에 따른 금속배선 형성공정의 다른 실시예를 도시한 단면도이다.
상기 도시된 실시예에서는, 저 유절율의 유기 절연층(5)을 식각하는 단계에서 상기 제1 실시예와는 달리 하부층인 질화막(3)이 노출되기까지 식각한다. 그 이후의 공정은 상기 전술한 본 발명의 실시예와 동일한 과정을 거친다.
본 실시예는 저 유전율의 유기 물질을 사용하는 대머신 구조 중에서 식각 베리어가 존재하지 않는 경우에 적용이 가능하다.
이상 상술한 바와 같이, 비아 홀 형성을 위한 비아 패터닝을 진행한 다음, 산화막 또는 질화막 스페이서를 이용하여 비아 홀의 프로파일 및 비아 콘택홀의 임계치수 조절이 가능하도록 함으로써 종래의 비아 홀 형성 공정에 있어서 비아 홀의 프로파일이 경사지고 비아 홀 저부의 임계치수 불균형의 문제점을 개선할 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Claims (29)

  1. 반도체 소자의 금속배선 형성방법에 있어서,
    하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 하드 마스크 산화막, 유기 반사방지막을 차례로 형성하는 단계와;
    상기 구조 상부에 감광막을 도포한 후 패터닝하여 제1 마스크 패턴을 형성하는 단계와;
    상기 제1 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스크 산화막을 차례로 식각한 후, 저유전율의 유기 절연층의 소정 두께까지 부분 식각하여 제1 비아 홀을 형성하는 단계와;
    후- 크리닝을 실시하는 단계와;
    상기 구조의 상부에 질화막을 증착한 다음 블랭킷 식각을 진행하여 상기 제1 비아 홀의 내부 측벽에 질화막 스페이서를 형성하는 단계와;
    상기 구조 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴을 형성하는 단계와;
    상기 트렌치 마스크 패턴을 이용하여 하부의 노출된 하드 마스크 산화막을 식각하는 단계와;
    저 유전율의 유기 절연층을 식각한 후, 후-크리닝하는 단계와;
    상부의 트렌치 마스크 패턴을 제거하는 단계와;
    메탈 캐핑층인 상기 질화막을 제거하되, 이와 동시에 상기 질화막 스페이서도 함께 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성방법
  2. 제 1 항에 있어서
    상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  3. 제 1 항에 있어서
    상기 질화막 스페이서 형성을 위한 블랭킷 식각 공정시, F-베이스의 가스 케미스트리를 이용하여 블랭킷 플라즈마 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  4. 제 3 항에 있어서
    상기 F-베이스의 가스 케미스트리는 CF4,C2F6,C3F8,C4F8,C5CF8,CHF3F6,CH3F,C2HF5중 임의의 어느 하나의 가스에 Ar, O2, N2,CO 중 임의의 어느 하나를 첨가한 가스인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  5. 제 1 항에 있어서
    상기 저유전율의 유기 절연물질층 식각시 CxHy 및 N2H2베이스의 가스 케미스트리를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  6. 제 1 항에 있어서
    상기 스페이서 형성을 위한 증착하는 질화막 대신 Ti, TiN 층 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서
    상기 스페이서 형성을 위해 Ti 또는 TiN을 사용할 경우, Cl2베이스의 가스 케미스트리를 사용하여 블랭킷 플라즈마 식각하여 Ti 또는 TiN 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 6 항 또는 제 7항에 있어서
    상기 Ti 또는 TiN 스페이서 제거시, Cl2베이스의 가스 케미스트리를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항에 있어서
    상기 스페이서 형성을 위해 증착하는 질화막 대신 비정질 Si 또는 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 9 항에 있어서
    상기 Si 스페이서 제거시, Cl2베이스의 가스 케미스트리를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 1 항에 있어서
    상기 하드 마스크 산화막으로 사용되는 산화막으로 SiO2, SiON 및 SiO 계열의 저 유전율의 비유기 절연물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 11 항에 있어서
    상기 비유기 절연물질로는 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 1 항, 제6 항, 제 9항중 임의의 어느 한 항에 있어서
    상기 스페이서 형성을 위한 증착막의 두께는 50∼300Å 로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 11 항에 있어서
    상기 하드 마스크 산화막으로 저 유전율의 비유기 절연물질을 사용할 경우,F-베이스의 가스 케미스트리를 사용하되, 첨가가스로 O2, CO, N2, Ar 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  15. 반도체 소자의 금속배선 형성방법에 있어서,
    하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 하드 마스크 산화막, 유기 반사방지막을 차례로 형성하는 단계와;
    상기 구조 상부에 감광막을 도포한 후 패터닝하여 제1 마스크 패턴을 형성하는 단계와;
    상기 제1 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스크 산화막, 저유전율의 유기 절연층을 차례로 식각하여 제1 비아 홀을 형성하는 단계와;
    후- 크리닝을 실시하는 단계와;
    상기 구조의 상부에 질화막을 증착한 다음 블랭킷 식각을 진행하여 상기 제1 비아 홀의 내부 측벽에 질화막 스페이서를 형성하는 단계와;
    상기 구조 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴을 형성하는 단계와;
    상기 트렌치 마스크 패턴을 이용하여 하부의 노출된 하드 마스크 산화막을 식각하는 단계와;
    저 유전율의 유기 절연층을 식각한 후, 후-크리닝하는 단계와;
    상부의 트렌치 마스크 패턴을 제거하는 단계와;
    메탈 캐핑층인 상기 질화막을 제거하되, 이와 동시에 상기 질화막 스페이서도 함께 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성방법
  16. 제 15 항에 있어서
    상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  17. 제 15 항에 있어서
    상기 질화막 스페이서 형성을 위한 블랭킷 식각 공정시, F-베이스의 가스 케미스트리를 이용하여 블랭킷 플라즈마 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  18. 제 17 항에 있어서
    상기 F-베이스의 가스 케미스트리는 CF4,C2F6,C3F8,C4F8,C5CF8,CHF3F6,CH3F,C2HF5중 임의의 어느 하나의 가스에 Ar, O2, N2,CO 중 임의의 어느 하나를 첨가한 가스인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  19. 제 15 항에 있어서
    상기 저유전율의 유기 절연물질층 식각시 CxHy 및 N2H2베이스의 가스 케미스트리를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
  20. 제 15항에 있어서
    상기 스페이서 형성을 위한 증착하는 질화막 대신 Ti, TiN 층 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  21. 제 20 항에 있어서
    상기 스페이서 형성을 위해 Ti 또는 TiN을 사용할 경우, Cl2베이스의 가스 케미스트리를 사용하여 블랭킷 플라즈마 식각하여 Ti 또는 TiN 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  22. 제 20 항 또는 제 21항에 있어서
    상기 Ti 또는 TiN 스페이서 제거시, Cl2베이스의 가스 케미스트리를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  23. 제 15 항에 있어서
    상기 스페이서 형성을 위해 증착하는 질화막 대신 비정질 Si 또는 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  24. 제 23 항에 있어서
    상기 Si 스페이서 제거시, Cl2베이스의 가스 케미스트리를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  25. 제 15 항에 있어서
    상기 하드 마스크 산화막으로 사용되는 산화막으로 SiO2, SiON 및 SiO 계열의 저 유전율의 비유기 절연물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  26. 제 25 항에 있어서
    상기 비유기 절연물질로는 SiOC, SiOF, 실록산 SOG, 실리케이트 SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  27. 제 15 항, 제 20 항, 제 23 항 중 임의의 어느 한 항에 있어서
    상기 스페이서 형성을 위한 증착막의 두께는 50∼300Å 로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  28. 제 15 항, 제 20 항, 제 23 항 중 임의의 어느 한 항에 있어서
    상기 스페이서 형성을 위한 증착막의 두께는 50∼300Å 로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  29. 제 25 항에 있어서
    상기 하드 마스크 산화막으로 저 유전율의 비유기 절연물질을 사용할 경우, F-베이스의 가스 케미스트리를 사용하되, 첨가가스로 O2, CO, N2, Ar 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100436770B1 (ko) * 2002-07-18 2004-06-23 주식회사 하이닉스반도체 반도체 소자의 메탈 라인 형성 방법
US7067431B2 (en) 2002-07-25 2006-06-27 Dongbuanam Semiconductor Inc. Method of forming damascene pattern in a semiconductor device
KR100792408B1 (ko) * 2001-12-31 2008-01-09 주식회사 하이닉스반도체 싱글 다마신공정을 이용한 금속배선 형성 방법
KR100909175B1 (ko) * 2002-12-27 2009-07-22 매그나칩 반도체 유한회사 듀얼 다마신 패턴 형성 방법
KR101016855B1 (ko) * 2003-07-18 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성방법
KR101028811B1 (ko) * 2003-12-29 2011-04-12 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성 방법

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