KR100842670B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 금속층을 패터닝하는 단계와, 패터닝된 금속층 및 노출된 하부배선층 위에 구리 시드층을 형성하는 단계와, 구리 시드층 위에 구리층을 형성하는 단계와, 결과물에 대하여 제 1 연마 공정을 수행하고 금속층을 노출시키는 단계와, 금속층을 제거하는 단계와, 결과물에 절연층을 형성하는 단계와, 결과물에 대하여 제 2 연마 공정을 수행하고 구리층을 노출시키는 단계를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 제 1 절연층을 패터닝하는 단계와, 패터닝된 제 1 절연층 및 노출된 하부배선층 위에 구리 시드층을 형성하는 단계와, 구리 시드층 위에 구리층을 형성하는 단계와, 결과물에 대하여 제 1 연마 공정을 수행하고 제 1 절연층을 노출시키는 단계와, 제 1 절연층을 제거하는 단계와, 결과물에 제 2 절연층을 형성하는 단계와, 결과물에 대하여 제 2 연마 공정을 수행하고 구리층을 노출시키는 단계를 포함한다.

Description

반도체 소자 제조방법{Fabricating method semiconductor device}
도 1 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.
도 8 내지 도 14는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
11... 하부배선층 13... 금속층
15... 구리 시드층 17... 구리층
19... 절연층 21... 하부배선층
23... 제 1 절연층 25... 구리 시드층
27... 구리층 29... 제 2 절연층
본 발명은 반도체 소자 제조방법에 관한 것이다.
일반적으로 90nm 이하의 공정에서는 RC 지연을 감소시키기 위하여, 배선 형성을 위한 금속으로서 Cu를 사용하고 ILD(Inter Layer Dielectric)로는 저유전상 수(k) 값을 갖는 유전물질을 이용하고 있다. 보통 유전상수(k) 값이 3 보다 작은 값을 갖는 유전물질을 사용하고 있으며, 유전상수 값을 줄이기 위한 노력이 진행되고 있다.
Al 공정을 이용한 소자는 Al의 저항이 높아 속도를 높이기 힘들다. 그래서, Al/SiO2 를 이용한 소자대신에 Cu/low-k 소자를 사용하고 있다. 65nm 이하 소자에서는 다공성(porous) low-k 층을 사용하는데 다공성 low-k 층의 기공 때문에 배리어 금속(barrier metal)을 증착할 때 다공성 low-k 층으로 배리어 금속이 침투하는 문제가 있다. 이를 해결하기 위해 다공성 low-k 층을 밀봉(sealing)하거나 배리어 금속 증착이 복잡해지는 문제를 야기한다.
또한, low-k 층 또는 다공성 low-k 층을 패터닝(patterning)하고 포토 레지스트(PR)를 스트립(strip)하는 과정에서 low-k 층 또는 다공성 low-k 층의 측벽이 SiO2화 되어 k 값을 높여 소자의 성능을 악화시키는 문제도 발생된다.
본 발명은 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 반도체 소자 제조방법을 제공한다.
본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 금속층을 패터닝하는 단계; 상기 패터닝된 금속층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계; 상기 구리 시드층 위에 구리층을 형성하는 단계; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 금속층을 노출시키는 단계; 상기 금속층을 제거하는 단계; 상기 결과물에 절연층을 형성하는 단계; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계; 를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법은, 하부배선층 위에 제 1 절연층을 패터닝하는 단계; 상기 패터닝된 제 1 절연층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계; 상기 구리 시드층 위에 구리층을 형성하는 단계; 상기 결과물에 대하여 제 1 연마 공정을 수행하고 상기 제 1 절연층을 노출시키는 단계; 상기 제 1 절연층을 제거하는 단계; 상기 결과물에 제 2 절연층을 형성하는 단계; 상기 결과물에 대하여 제 2 연마 공정을 수행하고 상기 구리층을 노출시키는 단계; 를 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 금속층은 Al 또는 Al 화합물로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 저유전상수 값을 갖는 물질로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 유전상수 값이 3 보다 작은 물질로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 다공성 유전체층으로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 하부배선층은 반도체 기판 위에 형성된 층간유전체층을 포함한다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 연마공정과 상기 제 2 연마공정은 CMP 공정으로 수행된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 금속층을 제거함에 있어, 식각 공정에 의하여 상기 금속층을 제거한다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 절연층을 형성함에 있어, 상기 절연층은 상기 금속층이 제거된 영역을 채우도록 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 구리층은 전기도금법에 의하여 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 절연층은 산화층으로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 저유전상수 값을 갖는 물질로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 유전상수 값이 3 보다 작은 물질로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 다공성 유전체층으로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 절연층을 제거함에 있어, 식각 공정에 의하여 상기 제 1 절연층을 제거한다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 절연층을 형성함에 있어, 상기 제 2 절연층은 상기 제 1 절연층이 제거된 영역을 채우도록 형성된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위"에 또는 "아래"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
본 발명에 따른 실시 예에서는 low-k 층(또는 다공성 low-k 층)을 먼저 증착한 후 Cu를 채우는 다마신(damascene) 공정을 이용하지 않는다. 본 발명에 따른 실시 예에서는 알루미늄(Al)과 같은 금속층 또는 산화층으로 패터닝(patterning)을 수행하고 Cu를 채운후 Cu를 CMP하여 금속층 또는 산화층을 식각한 후 low-k 층 또는 다공성 low-k 층을 증착하는 방식의 공정 흐름도를 제시한다.
일반적으로 Cu / low-k(or porous low-k) 소자는 다마신(damascene) 공정을 이용하기 때문에 ILD(inter-layer dielectric)를 패터닝(patterning)한 후 PR을 제거하는 공정을 사용한다. 이때 low-k (or 다공성 low-k)가 SiO2형태로 변질되는 층이 발생하여 인트라 라인 캐패시턴스(intra-line capacitance)가 증가할 수 밖에 없다. 이것은 소자의 성능을 좋게 할 수 없는 벽중의 하나이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 1에 나타낸 바와 같이, 하부배선층(11) 위에 금속층(13)을 형성하고 패터닝을 수행한다. 이때, 상기 하부배선층(11)의 일부가 패터닝된 상기 금속층(13) 사이로 노출되게 된다.
상기 하부배선층(11)은 반도체 기판 위에 형성되며, 층간유전체층을 포함할 수 있다. 상기 금속층(13)은 하나의 예로서 Al 또는 Al 화합물로 형성될 수 있다.
이어서, 도 2에 나타낸 바와 같이, 상기 패터닝된 금속층(13) 및 상기 노출된 하부배선층(11) 위에 구리 시드층(15)을 형성한다.
그리고, 도 3에 나타낸 바와 같이, 상기 구리 시드층(15) 위에 구리층(17)을 형성한다. 이때, 상기 구리층(17)은 예로서 전기도금법 등에 의하여 형성될 수 있다.
이후, 도 4에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 금속층(13)을 노출시킨다. 이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 금속층(13)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5에 나타낸 바와 같이, 상기 노출된 금속층(13)을 제거한다. 여기서, 상기 금속층(13)은 하나의 예로서 식각 공정에 의하여 제거될 수 있다.
이어서, 도 6에 나타낸 바와 같이, 상기 결과물에 절연층(19)을 형성한다.
상기 절연층(19)은 상기 금속층(13)이 제거된 영역을 채우도록 형성된다. 상기 절연층(19)은 저 유전상수(k) 값을 갖는 물질로 형성되도록 할 수 있다. 상기 절연층(19)은 유전상수 값이 3 보다 작은 물질로 형성되도록 할 수 있다. 또한 상기 절연층(19)은 다공성 유전체층으로 형성되도록 할 수 있다. 이와 같은 절연층(19)은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성되도록 할 수 있다.
그리고, 도 7에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 구리층(17)을 노출시킨다.
이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 구리층(17)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.
이와 같은 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, PR 스 트립 공정이 없기 때문에 SiO2 층이 발생되는 것을 방지할 수 있게 된다. 이에 따라, 소자의 성능을 향상시킬 수 있게 되며, 선폭이 좁을수록 본 발명에 따른 반도체 소자 제조방법에 의한 효과는 더욱 커질 수 있게 된다.
즉, 종래 반도체 소자 제조방법에 의하면, 다공성(porous) low-k 물질을 사용하는 경우 배리어 금속을 사용하는 공정이 반드시 필요하고 이때 다공성 low-k 층 내로 배리어 금속이 침투하지 못하게 하는 밀봉(sealing) 공정이 필요하게 된다. 그런데 이는 공정을 복잡하게 만들 뿐만 아니라 일반적으로 밀봉(sealing)에 사용하는 물질의 k 값이 층간유전체층의 k값 보다 크기 때문에 유효 유전상수(effective k) 값을 증가시키고 역시 소자의 성능을 저하시키게 된다.
따라서, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기와 같은 단점을 극복하고 소자의 성능을 효과적으로 향상시킬 수 있게 된다.
한편, 도 8 내지 도 14는 본 발명의 다른 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 8에 나타낸 바와 같이, 하부배선층(21) 위에 제 1 절연층(23)을 형성하고 패터닝을 수행한다. 이때, 상기 하부배선층(21)의 일부가 패터닝된 상기 제 1 절연층(23) 사이로 노출되게 된다.
상기 하부배선층(11)은 반도체 기판 위에 형성되며, 층간유전체층을 포함할 수 있다. 상기 제 1 절연층(23)은 하나의 예로서 산화층 또는 그 화합물로 형성될 수 있다.
이어서, 도 9에 나타낸 바와 같이, 상기 패터닝된 제 1 절연층(23) 및 상기 노출된 하부배선층(21) 위에 구리 시드층(25)을 형성한다.
그리고, 도 10에 나타낸 바와 같이, 상기 구리 시드층(25) 위에 구리층(27)을 형성한다. 이때, 상기 구리층(27)은 예로서 전기도금법 등에 의하여 형성될 수 있다.
이후, 도 11에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행하고 상기 제 1 절연층(23)을 노출시킨다. 이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 제 1 절연층(23)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 12에 나타낸 바와 같이, 상기 노출된 제 1 절연층(23)을 제거한다. 여기서, 상기 제 1 절연층(23)은 하나의 예로서 식각 공정에 의하여 제거될 수 있다.
이어서, 도 13에 나타낸 바와 같이, 상기 결과물에 제 2 절연층(29)을 형성한다.
상기 제 2 절연층(29)은 상기 제 1 절연층(23)이 제거된 영역을 채우도록 형성된다. 상기 제 2 절연층(29)은 저 유전상수(k) 값을 갖는 물질로 형성되도록 할 수 있다. 상기 제 2 절연층(29)은 유전상수 값이 3 보다 작은 물질로 형성되도록 할 수 있다. 또한 상기 제 2 절연층(29)은 다공성 유전체층으로 형성되도록 할 수 있다. 이와 같은 제 2 절연층(29)은 PECVD, CVD, spin-coating을 포함하는 그룹 중에서 선택된 하나의 방법으로 형성되도록 할 수 있다.
그리고, 도 14에 나타낸 바와 같이, 상기 결과물에 대하여 연마 공정을 수행 하고 상기 구리층(27)을 노출시킨다.
이때, 상기 연마 공정은 예로서 CMP 공정이 이용될 수 있다. CMP 공정 등에 의하여 상기 구리층(27)이 노출될 때까지 연마가 수행되게 되며, 결과물의 상부면은 평탄면으로 형성될 수 있게 된다.
이와 같은 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, PR 스트립 공정이 없기 때문에 SiO2 층이 발생되는 것을 방지할 수 있게 된다. 이에 따라, 소자의 성능을 향상시킬 수 있게 되며, 선폭이 좁을수록 본 발명에 따른 반도체 소자 제조방법에 의한 효과는 더욱 커질 수 있게 된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 저유전상수 값을 갖는 유전체층을 형성함에 있어, 양질의 기계적 강도를 구비하고 제조공정을 단순화시킴으로서, 소자의 특성 및 제품 수율을 향상시킬 수 있는 장점이 있다.

Claims (11)

  1. 하부배선층 위에 금속층을 패터닝하여 상기 하부배선층을 노출시키는 단계;
    상기 패터닝된 금속층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계;
    상기 구리 시드층 위에 구리층을 형성하는 단계;
    상기 구리층에 대하여 제 1 연마 공정을 수행하여 상기 구리층을 평탄화하고 상기 금속층을 노출시키는 단계;
    상기 금속층을 제거하고 상기 하부배선층을 노출시키는 단계;
    상기 구리층과 상기 하부배선층 위에 다공성 절연층을 형성하는 단계;
    상기 절연층에 대하여 제 2 연마 공정을 수행하여 상기 절연층을 평탄화하고 상기 구리층을 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 하부배선층 위에 제 1 절연층을 패터닝하여 상기 하부배선층을 노출시키는 단계;
    상기 패터닝된 제 1 절연층 및 상기 노출된 하부배선층 위에 구리 시드층을 형성하는 단계;
    상기 구리 시드층 위에 구리층을 형성하는 단계;
    상기 구리층에 대하여 제 1 연마 공정을 수행하여 상기 구리층을 평탄화하고 상기 제 1 절연층을 노출시키는 단계;
    상기 제 1 절연층을 제거하고 상기 하부배선층을 노출시키는 단계;
    상기 구리층과 상기 하부배선층 위에 다공성 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층에 대하여 제 2 연마 공정을 수행하여 상기 제 2 절연층을 평탄화하고 상기 구리층을 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 절연층은 유전상수 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 삭제
  5. 제 1항 또는 제 2항에 있어서,
    상기 하부배선층은 반도체 기판 위에 형성된 층간유전체층을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서,
    상기 금속층을 제거함에 있어, 식각 공정에 의하여 상기 금속층을 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서,
    상기 절연층을 형성함에 있어, 상기 절연층은 상기 금속층이 제거된 영역을 채우도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 2항에 있어서,
    상기 제 2 절연층은 유전상수 값이 3 보다 작은 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 삭제
  10. 제 2항에 있어서,
    상기 제 1 절연층을 제거함에 있어, 식각 공정에 의하여 상기 제 1 절연층을 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 2항에 있어서,
    상기 제 2 절연층을 형성함에 있어, 상기 제 2 절연층은 상기 제 1 절연층이 제거된 영역을 채우도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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