KR100712813B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100712813B1
KR100712813B1 KR1020050134361A KR20050134361A KR100712813B1 KR 100712813 B1 KR100712813 B1 KR 100712813B1 KR 1020050134361 A KR1020050134361 A KR 1020050134361A KR 20050134361 A KR20050134361 A KR 20050134361A KR 100712813 B1 KR100712813 B1 KR 100712813B1
Authority
KR
South Korea
Prior art keywords
metal film
film
metal
forming
spacer
Prior art date
Application number
KR1020050134361A
Other languages
English (en)
Inventor
박근수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050134361A priority Critical patent/KR100712813B1/ko
Priority to US11/617,057 priority patent/US7485578B2/en
Application granted granted Critical
Publication of KR100712813B1 publication Critical patent/KR100712813B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Abstract

본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 비아를 형성하는 단계, 비아 내부를 포함하는 기판 위에 제1 금속막을 형성하는 단계, 에치백으로 제1 금속막을 식각하여 비아의 측면에 스페이서를 형성하는 단계, 스페이서를 포함하는 기판 위에 제2 금속막을 형성하는 단계, 제2 금속막 위에 텅스텐을 증착하여 텅스텐막을 형성하는 단계, 그리고 기판을 연마로 평탄화하는 단계를 포함한다.
텅스텐, 수분, 장벽층, 반도체

Description

반도체 장치의 제조 방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명에 한 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다.
이러한 금속 배선은 종래에 감광막을 노광하고 현상하여 감광막 패턴을 형성한 다음, 감광막 패턴을 마스크로 금속막을 식각하여 형성하였다. 그러나 금속 배선의 저저항화 및 정전용량으로 인한 신호 지연을 감소시키기 위하여 구리를 사용하고 있다.
그러나 구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 트렌치를 형성하고, 트랜치를 매우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
또한, 다층으로 형성된 금속 배선을 연결하기 위한 플러그도 구리 배선과 같은 방법으로 비아에 텅스텐 등을 채워서 형성한다.
그러나 구리 배선 및 텅스텐 플러그는 금속이 다른층으로의 확산되는 것을 방지하고 절연막과의 접합성을 향상시키기 위한 장벽층(barrier metal)을 필요로 한다.
그러나 층간 절연막에 수분이 포함되어 있으면 장벽층을 형성할 때 수분이 배출(out gassing)되어 장벽층이 균일하게 형성되지 않고 비아 입구를 막는 오버행잉(over hanging)을 발생시킨다.
따라서 본 발명이 이루고자 하는 기술적 과제는 오버행잉이 발생하지 않으면서 장벽층을 균일하게 형성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 비아를 형성하는 단계, 비아 내부를 포함하는 기판 위에 제1 금속막을 형성하는 단계, 에치백으로 제1 금속막을 식각하여 비아의 측면에 스페이서를 형성하는 단계, 스페이서를 포함하는 기판 위에 제2 금속막을 형성하는 단계, 제2 금속막 위에 텅스텐을 증착하여 텅스텐막을 형성하는 단계, 그리고 기판을 연마로 평탄화하는 단계를 포함한다.
스페이서는 50Å이하로 형성할 수 있다.
제2 금속막은 제1 금속막의 1/2이하의 두께로 형성할 수 있다.
제2 금속막은 100~350Å의 두께로 형성할 수 있다.
에치백은 SF6를 약 120sccm, Ar을 약 120sccm으로 주입하여 형성할 수 있다.
제2 금속막은 화학적기상증착법으로 형성할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 제조 방법을 설명한다.
도 1은 본 발명에 한 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(101) 위에 제1 금속층(102)이 형성되어 있다. 기판(101)은 개별 소자(도시하지 않음) 또는 하부 도전체(도시하지 않음)를 포함할 수 있다. 제1 금속층(102) 및 하부 도전체는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있다.
제1 금속층(102) 위에는 복수의 비아(V)를 포함하는 층간 절연막(104)이 형성되어 있다. 층간 절연막(104)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질로 형성될 수 있다.
비아(V)의 내벽을 따라 형성되어 있는 장벽층(barrier metal)(106)이 얇은 두께로 형성되어 있고, 장벽층(106) 위에 비아(V)를 채우는 제2 금속층(108)이 형성되어 있다. 장벽층(106)은 Ti, TiN, Ti/TiN으로 이루어지며, 제2 금속층(108)은 텅스텐(W)으로 이루어진다.
이와 같은 반도체 장치를 형성하는 방법을 도 2 내지 4와 기 설명한 도1을 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(101) 위에 제1 금속층(102)을 형성한다. 제1 금속층(102)은 사진 식각 공정 또는 상감(damasean) 공정으로 형성할 수 있다.
그리고 제1 금속층(102) 위에 층간 절연막(104)을 형성한다. 이후 층간 절연막(104)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 제1 금속층(102)을 노출하는 복수의 비아(V)를 형성한다.
다음 도 3에 도시한 바와 같이, 층간 절연막(104)에 포함된 수분을 제거한 다음 비아(V)를 포함한 반도체 기판(101) 위에 제1 금속막을 약 1400Å의 두께로 형성한다. 다음 제1금속막을 에치백(etchback)하여 비아(V)의 측벽에 스페이서(spacer)(S)를 형성한다. 스페이서(S)의 두께는 50Å이하의 두께로 형성한다.
에치백은 SF6를 120sccm, Ar을 120sccm 주입하여 마스크 없이 제1금속막을 비등방성 식각한다. 에치백의 특성상 비아(V)의 상부 모서리에 형성된 제1금속막을 완전히 제거하면 하부 모서리에 형성된 제1금속막은 일부 남겨져 스페이서(S)가 형성된다.
이때, 스페이서(S)는 제1 금속막을 형성하기 전에 이루어진 수분제거 공정에서 제거되지 않고 남겨진 수분이 트렌치로 나오지 못하도록 한다.
다음 도 4에 도시한 바와 같이, 스페이서(S)를 포함하는 기판(100) 위에 화학적 기상 증착(chemical vapor deposition)법으로 제2 금속막(106)을 형성한다. 이때 제2금속막은 스페이서와 동일한 물질로 형성한다. 이때, 제2 금속막(106)을 형성하기 전에 층간 절연막(104)의 수분 제거 공정을 추가 실시할 수 있다.
제2 금속막(106)은 100~350Å의 두께로 형성하고, 제1 금속막의 1/2이하의 두께인 것이 바람직하다.
화학적 기상 증착으로 가로보다 세로길이가 긴 비아(V)에 박막을 증착하면 비아의 상부 모서리에는 증착이 잘 되는 반면, 하부 모서리에는 상부 모서리 부분보다 증착이 잘되지 않는다. 그러나 본 발명의 실시예에서는 스페이서(S) 형태로 하부 모서리에 일정두께의 제1 금속막을 남겨둠으로써 화학적기상증착으로 박막을 형성할 때 하부 모서리에 박막이 상부 모서리보다 얇게 증착되더라도 이미 형성되어 있는 스페이서(S)로 인해서 비아(V) 내부에는 균일한 장벽층(106)을 형성할 수 있다. 또한, 제2 금속막 형성시에 층간 절연막(104)으로부터 수분이 배출되더라도 스페이서(S)가 형성된 영역에서는 스페이서(S)로 인해서 더 이상 수분이 밖으로 나오지 못하기 때문에 제2 금속막이 수분의 영향을 받는 것을 방지할 수 있다. 따라 서 제2 금속막이 끊어지는 등의 불량을 방지할 수 있다.
이후 장벽층(106) 위에 텅스텐을 증착하여 비아(V)를 채우는 텅스텐막(108)을 형성한다.
다음 도 1에 도시한 바와 같이, 화학적 기계적 연마로 기판을 평탄화하여 금속층(108)과 장벽층(106)을 완성한다.
이상 기술한 바와 같이 본 발명은 화학적기상증착법으로 장벽층을 형성할 때 박막이 잘 형성되지 않는 비아의 하부 모서리에 스페이서를 형성하여 이후 장벽층을 균일하게 형성할 수 있다.
그리고 스페이서로 인해서 하부 모서리의 수분 배출을 막을 수 있으므로 하부 모서리에 수분 배출로 인해 박막이 끊어지지 않아 소자의 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (6)

  1. 반도체 기판 위에 층간 절연막을 형성하는 단계,
    선택적 식각 공정으로 상기 층간 절연막에 비아를 형성하는 단계,
    상기 비아 내부를 포함하는 기판 위에 제1 금속막을 형성하는 단계,
    에치백으로 상기 제1 금속막을 식각하여 상기 비아의 측면에 스페이서를 형성하는 단계,
    상기 스페이서를 포함하는 상기 기판 위에 제2 금속막을 형성하는 단계,
    상기 제2 금속막 위에 텅스텐을 증착하여 텅스텐막을 형성하는 단계, 그리고
    상기 기판을 연마로 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서,
    상기 스페이서는 50Å이하로 형성하는 반도체 장치의 제조 방법.
  3. 제1항에서,
    상기 제2 금속막은 상기 제1 금속막의 1/2이하의 두께로 형성하는 반도체 장치의 제조 방법.
  4. 제1항에서,
    상기 제2 금속막은 100~350Å의 두께로 형성하는 반도체 장치의 제조 방법.
  5. 제1항에서,
    상기 에치백은 SF6를 120sccm, Ar을 120sccm으로 주입하여 형성하는 반도체 장치의 제조 방법.
  6. 제1항에서,
    상기 제2 금속막은 화학적기상증착법으로 형성하는 반도체 장치의 제조 방법.
KR1020050134361A 2005-12-29 2005-12-29 반도체 장치의 제조 방법 KR100712813B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050134361A KR100712813B1 (ko) 2005-12-29 2005-12-29 반도체 장치의 제조 방법
US11/617,057 US7485578B2 (en) 2005-12-29 2006-12-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134361A KR100712813B1 (ko) 2005-12-29 2005-12-29 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR100712813B1 true KR100712813B1 (ko) 2007-04-30

Family

ID=38182576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134361A KR100712813B1 (ko) 2005-12-29 2005-12-29 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US7485578B2 (ko)
KR (1) KR100712813B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043063A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111319A (en) * 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
TW432546B (en) * 1999-11-25 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method of copper damascene
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6812140B2 (en) * 2002-03-26 2004-11-02 Winbond Electronics Corporation Method for contact profile improvement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043063A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
US20070155175A1 (en) 2007-07-05
US7485578B2 (en) 2009-02-03

Similar Documents

Publication Publication Date Title
US7741228B2 (en) Method for fabricating semiconductor device
US5935868A (en) Interconnect structure and method to achieve unlanded vias for low dielectric constant materials
US6964921B2 (en) Method for forming bit line of flash device
US6380084B1 (en) Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
KR100729126B1 (ko) 반도체 소자의 금속 배선 및 그 형성 방법
KR20080061030A (ko) 반도체 소자의 금속 배선 형성 방법
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
KR20070087856A (ko) 반도체 장치의 금속 배선 및 그 형성 방법
KR100712813B1 (ko) 반도체 장치의 제조 방법
US6528428B1 (en) Method of forming dual damascene structure
KR100552815B1 (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법
US7704820B2 (en) Fabricating method of metal line
KR100571407B1 (ko) 반도체 소자의 배선 제조 방법
KR100632622B1 (ko) 반도체 소자의 금속배선 형성방법
KR100711925B1 (ko) 반도체 장치 및 그 제조 방법
KR100691940B1 (ko) 반도체소자의 배선 및 그 형성방법
KR100400035B1 (ko) 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR101060562B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR100857989B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2004072107A (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
KR100712817B1 (ko) 반도체 장치 및 그 형성 방법
KR100723790B1 (ko) 반도체 장치의 금속 배선 및 그 형성 방법
KR100842670B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130320

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150312

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160309

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170314

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee