KR100723790B1 - 반도체 장치의 금속 배선 및 그 형성 방법 - Google Patents

반도체 장치의 금속 배선 및 그 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 기판 위에 식각 정지막 및 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 식각 정지막을 노출하는 비아를 형성하는 단계, 선택적 식각 공정으로 비아를 노출하는 트렌치를 형성하는 단계, 트렌치 및 비아 내부에 기판 위에 덮개막을 형성하는 단계, 비아의 하부에 위치하는 덮개막 및 식각 정지막을 제거하는 단계, 덮개막 위에 확산 방지막과 구리층을 형성하여 트렌치 및 비아를 채우는 금속 배선을 형성하는 단계를 포함한다.
다마신, 금속배선, 반도체

Description

반도체 장치의 금속 배선 및 그 형성 방법{METAL LINE IN SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2 내지 도 5는 본 발명에 따른 반도체 장치의 금속 배선을 형성하는 방법을 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 및 그 형성 방법에 관한 것으로, 특히 구리 배선에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.
구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 트렌치를 형성하고, 트렌치를 매우도록 구리층을 형성한 후 화학 적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
여기서 트렌치는 감광막을 이용한 식각 공정으로 형성하는데 이때 감광막과 층간 절연막과 반응하여 고분자(polymer) 형태로 비아홀 또는 트렌치의 측벽에 부착된다. 이후 폴리머를 제거하기 위한 세정 공정을 실시한다.
그러나 세정 공정으로는 폴리머가 완전히 제거되지 않으며 남겨진 폴리머로 인해서 확산 방지층이 제대로 형성되지 않아, 구리의 확산 현상 및 구리의 접착성이 떨어져 반도체 소자의 신뢰성이 감소된다.
따라서 본 발명이 이루고자하는 기술적 과제는 폴리머의 영향에 자유로운 구리 배선을 형성하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 기판 위에 식각 정지막 및 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 식각 정지막을 노출하는 비아를 형성하는 단계, 선택적 식각 공정으로 비아를 노출하는 트렌치를 형성하는 단계, 트렌치 및 비아 내부에 기판 위에 덮개막을 형성하는 단계, 비아의 하부에 위치하는 덮개막 및 식각 정지막을 제거하는 단계, 덮개막 위에 확산 방지막과 구리층을 형성하여 트렌치 및 비아를 채우는 금속 배선을 형성하는 단계를 포함한다.
트렌치 및 비아의 폭은 금속 배선의 폭보다 약 20% 크게 형성할 수 있다.
덮개막은 TiN으로 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선은 반도체 기판, 반도체 기판에 형성되어 있으며 비아 및 트렌치를 포함하는 층간 절연막, 비아 및 트렌치의 측면에 형성되어 있는 덮개막, 비아의 바닥 및 덮개막 위에 형성되어 있는 확산 방지막, 확산 방지막 위에 형성되어 있는 구리층을 포함한다.
덮개막은 TiN으로 이루어질 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 구리 배선 및 그의 제조 방법을 설명한다.
도 1은 본 발명에 따른 반도체 장치의 구리 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102), 제1 층간 절연막(104), 제2 층간 절연막(106) 및 제3 층간 절연막(108)이 적층되어 있다.
기판(100)은 개별 소자(도시하지 않음) 또는 금속 배선(도시하지 않음)을 포함할 수 있다. 식각 정지막(102)은 SiN으로 형성할 수 있다.
그리고 제1 내지 제3 층간 절연막(104, 106, 108)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 따위로 만들어질 수 있으며, BD(black diamond) 따위의 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다. 또한, 제1 내지 제3 층간 절연막(104, 106, 108)은 본 발명의 실시예에서와 달리 하나의 층으로 형성하거나 더 많은 층을 적층하여 형성할 수 있다.
식각 정지막(102), 제1 내지 제3 층간 절연막(104, 106, 108)에는 하부 기판(100)의 하부 도전체 또는 개별 소자를 노출하는 비아(V1, V2)와 비아(V1, V2)를 노출하는 트렌치(T1, T2)가 형성되어 있다.
트렌치(T1)와 비아(V1)의 측면에는 덮개막(110)이 형성되어 있다. 덮개막(110)은 폴리머와 같은 불순물을 포함할 수 있으며, TiN으로 이루어진다.
덮개막(110)이 형성된 트렌치(T2)와 비아(V2)의 내부에는 개별 소자 또는 배선을 전기적으로 연결하는 금속 배선(116)이 형성되어 있다. 금속 배선(116)은 비아(V2)와 트렌치(T2)의 내면을 따라 형성되어 있는 확산 방지층(112)과 확산 방지층(112)에 의해 정의되는 비아와 트렌치 내부를 채우는 금속층(114)으로 이루어진다. 확산 방지층(112)은 Ta, TaN, TaSiN 따위로 이루어질 수 있다. 금속층은 저저항 금속인 구리(Cu)등의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 4를 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102), 제1 내지 제3 층간 절연막(104, 106, 108)을 적층한다.
삭제
이후 제3 층간 절연막(108) 위에 감광막을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 비아(V1)를 형성한다. 이때, 다수의 폴리머(P)들이 발생할 수 있으며 이들 폴리머들(P)은 비아(V1)의 측면에 부착된다.
다음 도 3에 도시한 바와 같이, 감광막을 이용한 선택적 식각 공정으로 비아(V1)를 노출하는 트렌치(T1)를 형성한다. 비아(V1) 및 트렌치(T1)의 크기는 형성하고자 하는 금속 배선의 폭보다 약 20% 크게 형성한다.
다음 도 4에 도시한 바와 같이, 스퍼터링(sputtering) 등으로 금속을 증착하여 덮개막(110)을 형성한다. 덮개막(110)은 TiN으로 형성하여 트렌치(T1) 및 비아(V1)를 형성할 때 발생하는 폴리머(P)를 덮어 폴리머(P)가 이후 공정에 영향을 미치지 않도록 한다.
다음 도 5에 도시한 바와 같이, 비아(V1)의 바닥에 형성되어 있는 덮개막(110)을 제거하고, 하부의 식각 정지막(102)도 제거하여 트렌치(T1) 및 비아(V1)의 측면 및 상기 트렌치(T1)의 바닥면에만 덮개막(110)을 남긴다. 이때, 덮개막(110)과 식각 정지막(102)은 에치백(etch back) 등으로 제거할 수 있으며 식각 선택비가 크지 않은 조건으로 제거하여 덮개막(110)과 식각 정지막(102)을 함께 제거함으로써 공정을 간소화할 수 있다.
또한, 감광막을 이용한 선택적 식각 공정으로 제거할 수 있는데, 이 경우에는 비아(V1)의 바닥만 노출되고 다른 부분은 감광막으로 보호된다(도시하지 않음).
다음 도 1에 도시한 바와 같이, 덮개막(110)에 의해 정의되는 트렌치(T2) 및 비아(V2)의 내면에 확산 방지층(112) 및 구리층(114)을 형성한다. 그리고 화학적 기계적 연마로 층간 절연막(108)이 노출될 때까지 기판(100)을 연마하여 확산 방지층(112) 및 구리층(114)으로 이루어지는 금속 배선(116)을 완성한다.
이상 기술한 바와 같이, 본 발명은 덮개막으로 폴리머를 덮어 폴리머가 이동하거나 다른 공정에 영향을 미치지 않도록 고정시킴으로써 확산 방지층이 형성되는 표면을 평탄화하고, 안정화시킨다.
따라서 확산 방지층 및 금속층이 제대로 형성되도록 함으로써 배선의 접촉불량 등이 발생하지 않도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 기판 위에 식각 정지막 및 층간 절연막을 형성하는 단계,
    선택적 식각 공정으로 상기 식각 정지막을 노출하는 비아를 형성하는 단계,
    선택적 식각 공정으로 상기 비아를 노출하는 트렌치를 형성하는 단계,
    상기 트렌치 및 비아 내부에 상기 기판 위에 덮개막을 형성하는 단계,
    상기 비아의 하부에 위치하는 상기 덮개막 및 식각 정지막을 제거하여 상기 비아와 트렌치의 측면 및 상기 트렌치의 바닥면에 덮개막을 남기는 단계,
    상기 덮개막 위에 확산 방지막과 구리층을 형성하여 상기 트렌치 및 비아를 채우는 금속 배선을 형성하는 단계
    를 포함하는 반도체 장치의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 트렌치 및 비아의 폭은 상기 금속 배선의 폭보다 약 20% 크게 형성하는 반도체 장치의 금속 배선 형성 방법.
  3. 제1항에서,
    상기 덮개막은 TiN으로 형성하는 반도체 장치의 금속 배선 형성 방법.
  4. 반도체 기판,
    상기 반도체 기판에 형성되어 있으며 비아 및 트렌치를 포함하는 층간 절연막,
    상기 비아 및 트렌치의 측면 및 상기 트렌치의 바닥면에 형성되어 있는 덮개막,
    상기 비아의 바닥 및 상기 덮개막 위에 형성되어 있는 확산 방지막,
    상기 확산 방지막 위에 형성되어 있는 구리층
    을 포함하는 반도체 장치의 금속 배선.
  5. 제4항에서,
    상기 덮개막은 TiN으로 이루어지는 반도체 장치의 금속 배선.
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* Cited by examiner, † Cited by third party
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KR20050003024A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체소자 제조방법

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