KR100738210B1 - 반도체 장치의 박막 및 금속 배선 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000010409 thin film Substances 0.000 title claims abstract description 8
- 239000002184 metal Substances 0.000 title claims description 37
- 229910052751 metal Inorganic materials 0.000 title claims description 37
- 239000010408 film Substances 0.000 claims abstract description 68
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000008859 change Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 69
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 20
- 229910052802 copper Inorganic materials 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 238000005240 physical vapour deposition Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 abstract description 39
- 238000001465 metallisation Methods 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명에 따른 반도체 장치의 박막 형성 방법은 반도체 기판 위에 TaN막을 형성하는 단계, 그리고 TaN막과 NO2를 반응시켜 TaN막의 일부를 Ta로 변화시켜 Ta막을 형성하는 단계를 포함한다.
다마신, 금속배선, 반도체, 장벽층
Description
도 1은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2 및 도 3은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 6 및 8은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.
구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 트렌치를 형성하고, 트렌치를 매우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
그러나 구리는 다른층으로의 확산이 용이하여 트렌치에 확산 방지막을 형성한 후 구리를 채우게 된다.
확산 방지막은 Ta로 형성할 수 있으나, Ta로 형성한 막은 완벽하게 구리의 확산을 막지 못한다. 따라서 TaN으로 확산 방지막을 형성하였으나 TaN막은 Ta막보다 구리의 확산을 방지하는 효과는 크나 구리와의 접착력이 떨어진다.
따라서 현재는 TaN/Ta과 같이 이중으로 확산 방지막을 형성하여 소자의 신뢰성을 향상시킨다. 이러한 이중 확산 방지막은 PVD(physical vapor deposition) 방법, ALD(atomic layer deposition), CVD(chemical vapor deposition) 방법으로 형성할 수 있다.
이중 PVD 방법은 CVD 방법 또는 ALD에 비해서 공정이 단순하고 박막의 순도가 우수하다.
그러나 PVD 방법은 비아의 측면대비(aspect ratio)가 커질 경우에 비아 입구를 막는 오버행잉(over hanging)이 발생하여 확산 방지막이 제대로 형성되지 않는다.
따라서 본 발명이 이루고자 하는 기술적 과제는 오버행잉이 발생하지 않으면 서 TaN/Ta막을 용이하게 형성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 박막 형성 방법은 반도체 기판 위에 TaN막을 형성하는 단계, 그리고 TaN막과 NO2를 반응시켜 TaN막의 일부를 Ta로 변화시켜 Ta막을 형성하는 단계를 포함한다.
Ta막은 TaN막의 1/2의 두께로 형성할 수 있다.
TaN막은 물리기상증착법으로 형성할 수 있다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 반도체 기판을 노출하는 트렌치를 형성하는 단계, 트렌치의 내부를 포함하는 기판 위에 TaN막을 형성하는 단계, TaN막과 NO2를 반응시켜 TaN막의 일부를 Ta로 변화시켜 Ta막을 형성하는 단계, 그리고 Ta막 위에 금속 배선을 형성하는 단계를 포함한다.
Ta막은 TaN막의 1/2의 두께로 형성할 수 있다.
TaN막은 물리기상증착법으로 형성할 수 있다.
금속 배선은 구리로 형성할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설 명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 금속 배선 및 그 형성 방법을 설명한다.
도 1은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102) 및 층간 절연막(104)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(도시하지 않음)를 포함할 수 있다.
식각 정지막(102)은 SiN로 형성할 수 있다. 그리고 층간 절연막(104)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(102) 및 층간 절연막(104)에는 하부 도전체 또는 개별 소자를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)에는 하부 도전체 및 개별 소자와 전기적으로 연결되는 장벽층(114) 및 금속 배선(116)이 형성되어 있다.
장벽층(114)은 비아(V)와 트렌치(T)의 내벽을 따라 얇게 형성되어 있고, 금속 배선(116)은 장벽층(114)에 의해서 정의되는 비아와 트렌치를 채운다.
장벽층(114)은 금속 배선의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속층의 접합성(adhension)을 강화시킨다. 장벽층(114)은 제1 장벽층(110)과 제2 장벽층(112)의 이중층으로 이루어진다. 제1 장벽층(110)은 TaN으로 이루어지고, 제2 장벽층(112)은 Ta로 이루어진다. 금속 배선은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 및 3과 기설명한 도 1을 참조하여 설명한다.
도 2 및 도 3은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102) 및 층간 절연막(104)을 적층한다.
그리고 층간 절연막(104)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막(102)을 노출하는 트렌치(T)를 형성한다.
다음 도 3에 도시한 바와 같이, 노출된 식각 정지막(102)을 제거하여 반도체 기판(100)을 노출한다. 이후 물리기상 증착법으로 TaN으로 이루어지는 제1 장벽층(110)을 형성한다.
다음 도 4에 도시한 바와 같이, 제1 장벽층(110)을 NO2와 반응시켜 제1 장벽층(110)의 일부를 Ta로 변화시켜 제2 장벽층(112)을 형성한다. NO2는 제1 장벽층(110)의 TaN과 반응하면 N2와 O2가 생성되고 TaN가 Ta로 변화한다. 이때 제2 장벽층(112)은 Ta막은 처음 형성한 TaN막의 약 1/2정도가 되도록 한다.
다음 도 1에서와 같이, Ta막 위에 구리를 증착하여 Ta막에 의해 정의되는 트렌치를 채우는 구리층을 형성한다. 그리고 화학적 기계적 연마로 기판을 평탄화하여 장벽층(114) 및 구리 배선(116)을 완성한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 5에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102) 및 층간 절연막(104)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(도시하지 않음)를 포함할 수 있다.
식각 정지막(102)은 SiN로 형성할 수 있다. 그리고 층간 절연막(104)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(102) 및 층간 절연막(104)에는 하부 도전체 또는 개별 소자를 노출하는 비아(V)가 형성되어 있으며, 층간 절연막(106)에는 비아(V)를 노출하는 트렌치(T)가 형성되어 있다.
비아(V)와 트렌치(T)에는 하부 도전체 및 개별 소자와 전기적으로 연결되는 장벽층(114) 및 금속 배선(116)이 형성되어 있다.
장벽층(114)은 비아(V)와 트렌치(T)의 내벽을 따라 얇게 형성되어 있고, 금 속 배선(116)은 장벽층(114)에 의해서 정의되는 비아와 트렌치를 채운다.
장벽층(114)은 금속 배선의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속층의 접합성(adhension)을 강화시킨다. 장벽층(114)은 제1 장벽층(110)과 제2 장벽층(112)의 이중층으로 이루어진다. 제1 장벽층(110)은 TaN으로 이루어지고, 제2 장벽층(112)은 Ta로 이루어진다. 금속 배선은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 5 및 도 6과 기설명한 도 4를 참조하여 설명한다.
도 6 및 8은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 6에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102) 및 층간 절연막(104)을 적층한다.
그리고 층간 절연막(104)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막(102)을 노출하는 비아(V)를 형성한다. 이후 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 비아(V)를 노출하는 트렌치(T)를 형성한다. 복수층으로 층간 절연막(104)을 형성하는 경우에는 층간 절연막(104)의 어느 한 층을 트렌치(T)를 형성할 때 식각 정지막으로 사용할 수 있다.
다음 도 7에 도시한 바와 같이, 노출된 식각 정지막(102)을 제거하여 반도체 기판(100)을 노출한다. 이후 물리기상 증착법으로 TaN으로 이루어지는 제1 장벽층(110)을 형성한다.
다음 도 8에 도시한 바와 같이, 제1 장벽층(110)을 NO2와 반응시켜 제1 장벽층(110)의 일부를 Ta로 변화시켜 제2 장벽층(112)을 형성한다. NO2는 제1 장벽층(110)의 TaN과 반응하면 N2와 O2가 생성되고 TaN가 Ta로 변화한다. 이때 제2 장벽층(112)은 Ta막은 처음 형성한 TaN막의 약 1/2정도가 되도록 한다.
다음 도 5에서와 같이, Ta막 위에 구리를 증착하여 Ta막에 의해 정의되는 비아와 트렌치를 채우는 구리층을 형성한다. 그리고 화학적 기계적 연마로 기판을 평탄화하여 장벽층(114) 및 구리 배선(116)을 완성한다
이상 기술한 바와 같이 TaN막을 형성하고 TaN막의 일부를 Ta화 함으로서 TaN/Ta의 이중막을 용이하게 형성할 수 있다. 따라서 물리기상증착법으로 이중 박막을 형성하는 경우 두껍게 형성되어 오버 행잉 등이 발생할 수 있으나 본 발명에서와 같이 하나의 박막만을 형성한 후 이중막을 형성하면 오버 행잉 등이 발생하지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (7)
- 반도체 기판 위에 TaN막을 형성하는 단계, 그리고상기 TaN막과 NO2를 반응시켜 TaN막의 일부를 Ta로 변화시켜 Ta막을 형성하는 단계를 포함하는 반도체 장치의 박막 형성 방법.
- 제1항에서,상기 Ta막은 상기 NO2와 반응하기 전 상기 TaN막의 두께의 1/2로 형성하는 반도체 장치의 박막 형성 방법.
- 제1항에서,상기 TaN막은 물리기상증착법으로 형성하는 반도체 장치의 박막 형성 방법.
- 반도체 기판 위에 층간 절연막을 형성하는 단계,선택적 식각 공정으로 상기 층간 절연막에 상기 반도체 기판을 노출하는 트렌치를 형성하는 단계,상기 트렌치의 내부를 포함하는 상기 기판 위에 TaN막을 형성하는 단계,상기 TaN막과 NO2를 반응시켜 TaN막의 일부를 Ta로 변화시켜 Ta막을 형성하는 단계, 그리고상기 Ta막 위에 금속 배선을 형성하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제4항에서,상기 Ta막은 상기 NO2와 반응하기 전 상기 TaN막의 두께의 1/2로 형성하는 반도체 장치의 금속 배선 형성 방법.
- 제4항에서,상기 TaN막은 물리기상증착법으로 형성하는 반도체 장치의 금속 배선 형성 방법.
- 제4항에서,상기 금속 배선은 구리로 형성하는 반도체 장치의 금속 배선 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134359A KR100738210B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 장치의 박막 및 금속 배선 형성 방법 |
| CNA2006101724326A CN1992176A (zh) | 2005-12-29 | 2006-12-27 | 半导体器件的薄膜和金属线的制造方法 |
| US11/645,533 US7439175B2 (en) | 2005-12-29 | 2006-12-27 | Method for fabricating a thin film and metal line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134359A KR100738210B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 장치의 박막 및 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070071154A KR20070071154A (ko) | 2007-07-04 |
| KR100738210B1 true KR100738210B1 (ko) | 2007-07-10 |
Family
ID=38214328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050134359A KR100738210B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 장치의 박막 및 금속 배선 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7439175B2 (ko) |
| KR (1) | KR100738210B1 (ko) |
| CN (1) | CN1992176A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670946B2 (en) * | 2006-05-15 | 2010-03-02 | Chartered Semiconductor Manufacturing, Ltd. | Methods to eliminate contact plug sidewall slit |
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| KR20050068889A (ko) * | 2003-12-30 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
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- 2006-12-27 US US11/645,533 patent/US7439175B2/en active Active
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Also Published As
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|---|---|
| US20070161241A1 (en) | 2007-07-12 |
| US7439175B2 (en) | 2008-10-21 |
| KR20070071154A (ko) | 2007-07-04 |
| CN1992176A (zh) | 2007-07-04 |
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