KR100928507B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 개시된다. 이 방법은 트랜지스터의 상부 면을 포함하여 반도체 기판의 전면에 절연막을 형성하는 단계와, 트랜지스터의 상부 면이 드러나도록 절연막을 식각하여 트렌치와 콘텍 홀을 형성하는 단계와, 콘텍 홀에 제1 도전층을 매립하여 콘텍을 형성하는 단계와, 콘텍의 상부에만 식각 방지층을 선택적으로 형성하는 단계와, 트렌치에 잔류 가능한 제1 도전층을 전면 식각하는 단계와, 식각 방지층을 제거하는 단계 및 트렌치에 제2 도전층을 매립하여 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 듀얼 다마신 공정으로 텅스텐 콘텍과 구리 금속 배선을 형성하므로, 싱글 다마신 공정에 의할 경우 야기될 수 있는 텅스텐 콘텍과 구리 배선간의 미스 얼라인을 방지할 수 있고, 싱글 다마신에서 트렌치 식각하는 경우 식각 공정 능력 변화에 따라 생길 수 있는 구리 배선과 콘택 간의 오픈 또는 구리 배선 보이드 등의 불량을 방지할 수 있는 효과를 갖는다.
반도체 소자, 트랜지스터, 금속 배선, 다마신 공정, 콘텍, 트렌치, 구리
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속 배선과 콘텍을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 동작 속도를 향상시키기 위해서 사용하는 구리 배선은 식각 공정의 어려움 때문에 다마신(Damascene) 공정에 의해 형성한다. 다마신 공정은 듀얼(Dual) 다마신 공정과 싱글(Single) 다마신 공정으로 나눌 수 있다. 듀얼 다마신 공정은 식각 정지막(미도시)과 층간 절연막(미도시)을 다층으로 적층하고 이들을 식각하여 비아 홀과 트렌치를 형성한 후, 확산 방지막(미도시) 및 시드(seed)층(미도시)을 비아 홀 및 트렌치를 포함한 전체 구조 상부에 형성하고 전기 도금법에 의해 구리 배선을 증착한 후, 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 통해 구리를 연마 함으로써 비아 플러그와 구리 배선을 한번에 형성하는 공정이다.
그러나 콘택 홀에 구리를 매립할 경우, 하부 트랜지스터로 구리 원자가 확산되어 오염(contamination)을 일으킬 우려가 있으므로 현재 콘택 홀에 텅스텐(tungsten)을 매립하고 그의 상부만 구리 배선을 형성하는 싱글 다마신 공정을 사용한다. 그런데 싱글 다마신을 이용할 경우 텅스텐이 매립되는 콘택 홀과 상부 구리 배선 간에 미스 얼라인(misalign)이 발생할 수 있고 상부 구리 배선을 형성하기 위해 트렌치를 식각하는 경우 공정 능력 변화에 따라 구리 배선과 콘택 홀 간의 오픈(open)이나 구리 배선의 보이드(void) 같은 불량이 발생할 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘텍과 금속 배선간의 미스 얼라인, 공정 능력의 변화에 따른 콘텍과 금속 배선 간의 오픈 또는 금속 배선의 보이드를 듀얼 다마신 공정을 이용하여 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 트랜지스터의 상부 면을 포함하여 반도체 기판의 전면에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계, 상기 트랜지스터의 상부 면이 드러나도록 상기 제 1 절연층 및 제 2 절연층을 식각하여 트렌치와 콘텍 홀을 형성하는 단계, 상기 트렌치 및 콘텍 홀을 포함하는 상기 제 1 절연층 및 제 2 절연층 전면에 제1 도전층을 매립하여 콘텍을 형성하는 단계, 상기 콘텍홀에 매립된 콘텍의 상부면이 드러나도록 상기 제 1 도전층을 선택적으로 식각하는 단계, 식각 후 상기 제 1 절연층 상부 및 제 2 절연층의 전면에 남아있는 상기 제 1 도전층을 이용하여 상기 콘텍의 상부에만 식각 방지층을 선택적으로 형성하는 단계, 상기 트렌치에 잔류 가능한 상기 제1 도전층을 전면 식각하는 단계, 상기 식각 방지층을 제거하는 단계, 및 상기 트렌치에 제2 도전층을 매립하여 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 듀얼 다마신 공정으로 텅스텐 콘텍과 구리 금속 배선을 형성하므로, 싱글 다마신 공정에 의할 경우 야기될 수 있는 텅스텐 콘텍과 구리 배선간의 미스 얼라인을 방지할 수 있고, 싱글 다마신에서 트렌치 식각하는 경우 식각 공정 능력 변화에 따라 생길 수 있는 구리 배선과 콘택 간의 오픈 또는 구리 배선 보이드 등의 불량을 방지할 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1j들은 본 발명에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
도 1a를 참조하면, 트랜지스터 예를 들어 게이트(40)의 상부 면을 포함하여 반도체 기판(미도시)의 전면에 절연막을 형성한다. 여기서, 트랜지스터는 게이트(40), 소스(미도시) 및 드레인(미도시)을 포함할 수 있다. 트랜지스터의 구조는 매우 일반적인 사항이므로 여기서는 상세한 설명을 한다. 도 1a의 경우 게이트(40)만을 도시하지만 소스와 드레인이 게이트의 양측의 반도체 기판내에 형성될 수 있고, 게이트(40)의 양측에 스페이서(미도시)가 형성될 수도 있으며, 게이트(40)의 상부에 실리사이드(미도시)가 형성될 수도 있음은 자명하다. 또한, 반도체 기판 역시 도시되지는 않았지만, 게이트(40)의 하부에 반도체 기판이 마련됨은 자명하다. 이하, 반도체 소자에서 트랜지스터의 금속 배선과 콘텍을 어떻게 형성하는가를 중점적으로 설명하며, 이를 제외한 기타 다른 부분의 구조나 형성 방법에 본 발명이 국한되지 않는다.
전술한 절연막은 적어도 하나의 절연층들로 이루어질 수 있다. 예를 들어, 본 발명의 일 모습에 의하면, 도 1a에 도시된 바와 같이, 절연막은 제1 절연층(42) 과 제2 절연층(44)으로 이루어질 수 있다. 이 경우, 게이트(40)의 상부 면을 포함하여 반도체 기판의 전면에 제1 절연층(42)을 형성한 후, 제1 절연층(42)의 상부 전면에 제2 절연층(44)을 형성한다.
본 발명의 다른 모습에 의하면, 도 1a에 도시된 바와 달리, 절연막은 단일 절연층으로 형성될 수도 있다.
추후에 상술되는 바와 같이, 구리 금속 배선(56A)이 형성될 경우, 구리가 트랜지스터 쪽으로 확산되는 것을 방지하기 위해, 제1 절연층(42)은 구리의 확산을 방지하기에 적합한 물질 예를 들면 BSG(Boron Silicate Glass), PSG(PhosphoSilicate Glass) 또는 BPSG(BoroPhosphoSilicate Glass) 등으로 이루어질 수 있다. 또한, 제2 절연층(44)은 USG(Undoped Silicate Glass) 또는 FSG(Fluorine Silicate Glass) 등으로 이루어질 수 있다.
한편, 도 1b에 도시된 바와 같이, 트랜지스터의 게이트(40) 상부 면이 드러나도록 절연막(42 및 44)을 식각하여 트렌치(48)와 콘텍 홀(46)을 형성한다. 예를 들어, 감광막(미도시)을 제2 절연층(44)의 상부에 도포한 후, 감광막을 패터닝 후 노광하여 트렌치(48)를 먼저 형성한다. 이후, 다른 감광막(미도시)을 제1 및 제2 절연층(42 및 44A)에 도포한 후, 감광막을 패터닝 후 노광하여 콘텍 홀(46)을 형성할 수 있다. 즉, 콘텍 홀(46)은 제1 절연층(42A)의 사이에 형성되고, 트렌치(48)는 제2 절연층(44A)의 사이에 형성된다.
도 1c에 도시된 바와 같이, 콘텍 홀(46)에 제1 도전층(50)을 매립하여 콘텍(50B)을 형성한다. 여기서, 제1 도전층(50)은 텅스텐이 될 수 있다.
본 발명의 일 실시예에 의하면, 콘텍(50B)을 형성하기 위해, 도 1c에 도시된 바와 같이 콘텍 홀(46)과 트렌치(48)의 전면에 콘텍 홀(50B)을 매립할 정도로 제1 도전층(50)을 얇게 증착할 수 있다. 이 경우, 제1 도전층(50)은 콘텍 홀(50B)을 매립함과 아울러, 제1 절연층(42A)의 상부 및 제2 절연층(44A)의 전면에도 얇게 형성(50A)된다.
본 발명의 다른 실시예에 의하면, 콘텍(50B)을 형성하기 위해, 도 1j에 도시된 바와 같이, 콘텍 홀(46)과 트렌치(48)를 매립하도록 제1 도전층(60)을 증착한다. 이후, 도 1c에 도시된 바와 같이, 감광막(미도시)을 제1 도전층(60)의 상부에 도포하고, 감광막을 패터닝한 후 노광하여 콘텍 홀(46)에 매립된 콘텍(50B)의 상부 면이 드러나도록 제1 도전층(60)을 식각한다.
도 1c에 도시된 바와 같이 제1 도전층(50)을 형성한 후, 도 1d에 도시된 바와 같이 콘텍(50B)의 상부에만 식각 방지층(52)을 선택적으로 형성한다. 본 발명에 의하면, 식각 방지층(52)은 포토 레지스트, 산화물 또는 질화물로 이루어질 수 있다. 이 때, 식각 방지층(52)은 도 1e에 도시된 바와 같이 텅스텐을 전면 식각(blanket etching)하여 제거할 때 콘텍(50B)이 식각되지 않고 보호될 정도의 두께를 가지면 된다.
이후, 도 1e에 도시된 바와 같이, 트렌치(48)에 잔류 가능한 제1 도전층(50A)을 전면 식각한다. 따라서, 식각 방지층(52)에 의해 덮여진 콘텍(50B)을 제외한 텅스텐이 모두 제거된다.
이후, 도 1f에 도시된 바와 같이 식각 방지층(52)을 애싱(ashing)에 의해 제 거한다. 이후, 도 1g에 도시된 바와 같이, 콘텍(50B)의 상부면을 포함하여 트렌치(48)의 내벽에 확산 방지막(54)을 형성한다. 확산 방지막(54)은 물리기상 증착법(PVD:Physical Vapor Deposition) 또는 원자층증착방법(ALD:Atomic Layer Deposition)에 의해 형성할 수 있다. 확산 방지막(54)은 추후 도 1i에 도시된 바와 같이 구리가 금속 배선(56A)으로서 매립될 경우, 구리가 트랜지스터쪽으로 확산되는 것을 방지시키는 역할을 하며, 또한, 구리 금속과 제2 절연층(44A) 간의 접합성을 강화시킨다. 예를 들어, 확산 방지막(54)은 TaN, TiN, Ta, TaSiN, TiN 또는 TiSiN로 이루어질 수 있다.
도 1h에 도시된 바와 같이, 트렌치(48)에 제2 도전층(56)을 매립한다. 본 발명에 의하면, 제2 도전층(56)은 구리로 이루어질 수 있다. 이 경우, 제2 도전층(56)은 PVD 법, CVD(Chemical Vapor Deposition)법 또는 전기 도금법에 의해 형성될 수 있다. 만일, 제2 도전층(56)을 전기 도금법에 의해 형성할 경우, 확산 방지막(54)의 전면에 시드 구리막을 PVD 또는 CVD법에 의해 증착한 후, 그 결과를 전해액에 담가 도 1h에 도시된 바와 같이 제2 도전층(56)을 형성할 수 있다.
이후, 도 1i에 도시된 바와 같이 제2 도전층(56)에 대해 CMP 공정을 수행하여 평탄화시켜 금속 배선(56A)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1j들은 본 발명에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
40 : 게이트 42 : 제1 절연층
44 : 제2 절연층 46 : 콘텍 홀
48 : 트렌치 50, 60 : 제1 도전층
52 : 식각 방지층 54 : 확산 방지막
56 : 제2 도전층
Claims (11)
- 트랜지스터의 상부 면을 포함하여 반도체 기판의 전면에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계;상기 트랜지스터의 상부 면이 드러나도록 상기 제 1 절연층 및 제 2 절연층을 식각하여 트렌치와 콘텍 홀을 형성하는 단계;상기 트렌치 및 콘텍 홀을 포함하는 상기 제 1 절연층 및 제 2 절연층 전면에 제1 도전층을 매립하여 콘텍을 형성하는 단계;상기 콘텍홀에 매립된 콘텍의 상부면이 드러나도록 상기 제 1 도전층을 선택적으로 식각하는 단계;식각 후 상기 제 1 절연층 상부 및 제 2 절연층의 전면에 남아있는 상기 제 1 도전층을 이용하여 상기 콘텍의 상부에만 식각 방지층을 선택적으로 형성하는 단계;상기 트렌치에 잔류 가능한 상기 제1 도전층을 전면 식각하는 단계;상기 식각 방지층을 제거하는 단계; 및상기 트렌치에 제2 도전층을 매립하여 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제1 항에 있어서, 상기 제1 절연층은 BSG, PSG 및 BPSG중 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 제2 절연층은 USG 및 FSG중 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 반도체 소자의 제조 방법은상기 식각 방지층을 제거한 후에, 상기 콘텍의 상부면을 포함하여 상기 트렌치의 내벽에 확산 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 제1 도전층은 텅스텐으로 이루어지고, 상기 제2 도전층은 구리로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 식각 방지층은 포토 레지스트로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 식각 방지층은 산화물이나 질화물로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 제1 항에 있어서, 게이트를 포함하는 상기 트랜지스터의 상부 면은 상기 게이트의 상부 면인 것을 특징으로 하는 반도체 소자의 제조 방법.
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