KR100928502B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims abstract description 41
- 230000002209 hydrophobic effect Effects 0.000 claims abstract description 25
- 238000009832 plasma treatment Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000001301 oxygen Substances 0.000 claims abstract description 5
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 81
- 239000011229 interlayer Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 239000010949 copper Substances 0.000 abstract description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052802 copper Inorganic materials 0.000 abstract description 20
- 239000002904 solvent Substances 0.000 abstract description 5
- 238000005260 corrosion Methods 0.000 abstract description 4
- 230000007797 corrosion Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 114
- 238000009792 diffusion process Methods 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 19
- 239000000463 material Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910016553 CuOx Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
반도체 소자 및 그의 제조 방법을 제공한다. 이 방법은, 반도체 기판상에 소수성 저유전막을 형성하는 단계와, 저유전막의 내부에 비아홀과 트렌치를 형성하는 단계와, 비아홀과 트렌치를 매립하도록 금속층을 형성하는 단계와, 저유전막의 상부면이 노출되도록 금속층을 평탄화하는 단계 및 평탄화된 결과물의 표면을 플라즈마 처리하여 노출된 저유전막의 표면에 친수성막을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 산소 플라즈마 처리에 의해 소수성 저유전막의 표면에 친수성 산화막을 형성하므로서 캡핑층이나 솔벤트를 이용하지 않고서도, 소수성으로 인해 저유전막의 상부에 형성되는 워터 마크 현상을 방지할 수 있도록 하고, 구리로 된 금속층의 표면에 플라즈마 처리에 의해 형성된 CuOx막에 의해 구리 금속층의 부식(corrosion)을 방지할 수 있도록 하여, 반도체 소자의 수율, 신뢰성 및 생산성을 향상시킬 수 있는 효과를 갖는다.
플라즈마, 워터 마크, 저유전막, 소수성, 친수성
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 90nm급에서 이용되는 예를 들면 3.0 이하의 유전 상수(k)를 갖는 소수성 저유전(low-k)막을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 고속화 및 고집적화를 실현하기 위해, 금속 배선의 선폭이 더욱 좁아지고 있다. 이를 위해, SiO2 대신에 저 유전 상수(low-k)를 갖는 박막을 절연막으로 이용하고 알루미늄 대신에 구리를 배선으로 이용하는 소자 응용 기술이 많이 요구되고 있다. 반도체 제조 공정은 실리콘 기판에 트렌지스터를 형성하는 기판 공정(FEOL:Front End Of the Line)과 배선을 형성하는 배선 공정(BEOL:Back End Of Line)으로 구분된다.
배선 공정은 반도체 집적 회로에서 개별 트랜지스터들을 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다. 더욱 미세화된 다층 배선 공정에 의해 밀접하게 배열된 금속 배선 간의 정전 용량과 미세 금속선의 저항이 증가함으로써, 저항 정전 용량(RC:Resistance-Capacitance) 지연 효과가 크게 나타나게 되어 소자의 동작 속도를 저하시키는 문제가 있다.
현재 일반적으로 사용되고 있는 여러 가지 절연막의 유전 상수는 보통 3.5 내지 5.4이고, 유전 상수가 2.7 이하인 절연막을 저 유전 절연막이라고 한다. 특히, 로드 맵에서 90nm 이하에서, 3 이하의 k값을 갖는 절연막을 요구한다. 또한, 65nm 이하에서는 절연막이 2.0 이하의 k값을 가져야만 RC 지연이 발생하지 않고 반도체 소자가 작동할 수 있다.
일반적으로 낮은 유전 상수(low-k)를 갖는 저유전막의 경우 소수성을 가지므로, 저유전막의 상부에 워터마크(watermark)가 발생할 수 있다. 예를 들어, 구리 배선을 위한 다마신(damascene) 공정의 경우, 비아홀(미도시)과 트렌치(미도시)에 구리를 증착하여 형성한 후, 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 수행한다. 이 때, CMP 공정에 의해 야기된 불순물들을 물을 포함한 세정액을 사용하여 세정할 경우, 저유전막이 소수성이면 워터마크가 발생될 수 있다. 이와 같은 워터마크의 발생을 방지하기 위해 사용하는 일반적으로 방법들 중 하나로서, 소수성을 갖는 저유전막을 증착하여 형성하고, 형성된 저유전막의 상부에 친수성을 갖는 TEOS(TEtraethOxySilane)등으로 캡핑층(capping layer)를 형성하여 워터마크의 발생을 억제하는 방법이 있다. 그러나, 이 방법의 경우 공정을 복잡하게 하고 비용이 많이 소요되는 문제점이 있다. 이와 달리, CMP 공정 이후에 솔벤트를 사용하여 워터마크의 발생을 방지하는 방법도 있다. 그러나, 이러한 방법 역시 솔벤트가 고가이므로, 제조 비용을 상승시키는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 캡핑층이나 솔벤트를 이용하지 않고, 저유전막의 상부에 발생할 수 있는 워터마크의 발생을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 소수성 저유전막을 형성하는 단계와, 상기 저유전막의 내부에 비아홀과 트렌치를 형성하는 단계와, 상기 비아홀과 상기 트렌치를 매립하도록 금속층을 형성하는 단계와, 상기 저유전막의 상부면이 노출되도록 상기 금속층을 평탄화하는 단계 및 상기 평탄화된 결과물의 표면을 플라즈마 처리하여 상기 노출된 저유전막의 표면에 친수성막을 형성하는 단계로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 소수성 저유전막을 형성하는 단계와, 플라즈마 처리에 의해 상기 저유전막의 표면에 친수성막을 형성하는 단계 및 상기 친수성막을 포함하는 상기 저유전막 내부에 금속 배선을 형성하는 단계로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 소수성 저유전막을 형성하는 단계와, 상기 저유전막에 비아홀과 트렌치를 형성하는 단계와, 상기 비아홀과 상기 트렌치를 포함하는 상기 저유전막의 전면을 플라즈마 처리하여 친수성막을 상기 저유전막의 표면에 형성하는 단계 및 상기 비아홀과 상기 트렌치에 금속층을 매립하여 형성하는 단계로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 반도체 기판상에 형성되는 소수성 저유전막과, 플라즈마 처리에 의해 상기 소수성 저유전막의 표면에 형성된 친수성막 및 상기 저유전막 내부의 비아홀과 트렌치에 매립되어 형성된 제1 금속층으로 구성되는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은, 산소 플라즈마 처리에 의해 소수성 저유전막의 표면에 친수성 산화막을 형성하므로서 캡핑층이나 솔벤트를 이용하지 않고서도, 소수성으로 인해 저유전막의 상부에 형성되는 워터 마크 현상을 방지할 수 있도록 하고, 구리로 된 금속층의 표면에 플라즈마 처리에 의해 형성된 CuOx막에 의해 구리 금속층의 부식(corrosion)을 방지할 수 있도록 하여, 반도체 소자의 수율, 신뢰성 및 생산성을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다. 도 2a 내지 도 2i는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
도 2a에 도시된 반도체 기판(미도시)상에 형성된 절연막(130)의 상부에 도 2b에 도시된 바와 같이 소수성 저유전막(136)을 형성한다(제100 단계). 예를 들어, 저유전막(136)은 그의 유전상수(k)가 3.0 이하일 경우 소수성일 수 있다. 반도체 기판(130)의 내부에는 하부 금속 배선(134)이 형성되며, 하부 금속 배선(134)의 테두리에 확산 방지막(132)이 형성될 수 있다. 하부 금속 배선(134)이 구리로 이루어질 경우, 확산 방지막(132)은 구리가 절연막(130)으로 확산되는 것을 방지하는 역할을 한다.
제100 단계 후에, 도 2c에 도시된 바와 같이 저유전막(136)의 내부에 비아홀(138)과 트렌치(140)를 형성한다(제102 단계). 여기서, 비아홀(138)과 트렌치(140)의 내벽에 확산 방지막(또는, 일명 금속 배리어층)(142)이 증착되어 형성될 수 있다. 확산 방지막(142)은 후속하는 공정에서 비아홀(138)과 트렌치(140)에 매립되는 구리가 저유전막(136A)으로 확산되는 것을 방지하는 역할을 하며, PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법에 의해 증착될 수 있다. 예를 들어, TaN, Ta, TaN/Ta, TiSiN, WN, TiZrN, TiN 또는 Ti/TiN 같은 물질을 증착하여 확산 방지막(142)을 형성할 수 있다.
제102 단계 후에, 도 2d에 도시된 바와 같이, 비아홀(138)과 트렌치(140)를 매립하도록 금속층(144)을 형성한다(제104 단계). 금속층(144)은 구리에 의해 형성될 수 있다. 이 경우, 금속층(144)은 PVD법, CVD법 또는 전기화학 도금법(ECP:ElectroChemical Plating)에 의해 형성될 수 있다. 만일, 금속층(144)을 전기 화학 도금법에 의해 형성할 경우, 도 2c에 도시된 확산 방지막(142)의 전 면에 시드(seed) 구리막을 PVD 또는 CVD법에 의해 증착한 후, 그 결과를 전해액에 담가 도 2d에 도시된 바와 같이 구리층인 금속층(144)을 형성하여, 비아홀(138) 및 트렌치(140)에 구리를 매립할 수 있다. 금속층(144)은 비아홀(138) 및 트렌치(140)를 갭필할 뿐만 아니라 확산 방지막(142)이 형성된 저유전막(136A)의 상부를 덮도록 두텁게 구리 벌크로 형성될 수 있다.
제104 단계 후에, 도 2e에 도시된 바와 같이, 저유전막(136A)의 상부면이 노출되도록 금속층(144)을 화학적 기계적 연마(CMP) 공정에 의해 평탄화한다(제106 단계).
제106 단계 후에, 도 2f에 도시된 바와 같이, 평탄화된 결과물의 표면을 플라즈마 처리(146)하여 노출된 저유전막(136A)의 표면에 친수성막(136A1)을 형성한다(제108 단계). 따라서, 저유전막(136A)의 상부 표면은 친수성(136A1)을 갖고 친수성막(136A1)의 하부는 소수성을 갖게 된다. 나아가, 평탄화된 금속층(144A)의 노출된 표면도 플라즈마 처리(146)되어, 플라즈마 처리된 금속 부분(144A1)이 형성된다. 본 발명에 의하면, 플라즈마 처리 공정의 조건은 다음과 같다.
플라즈마 가스로서 산소(O2)를 사용하고, 바이어스 전력은 800 내지 1500W이고, 공정 압력은 5 내지 10mTorr이고, 공정 시간은 10 내지 30초로 할 수 있다. 예를 들어, 친수성막(136A1)의 두께는 5 내지 6Å이 될 수 있다. 매우 얇은 두께의 친수성막(136A1)을 형성시키기 때문에, 친수성막(136A1)이 저유전막(136A)의 고유한 특성에 미치는 영향은 미약하다. 이와 같이, 소수성을 갖는 저유전막(136A)을 O2 플라즈마 처리할 경우 저유전막(136A)의 표면은 친수성을 갖는 산화막(136A1)으로 그의 성질이 변하게 되므로, 워터 마크의 발생이 방지될 수 있다.
만일, 금속층(144)이 구리로 형성될 경우, 금속층(144A)의 표면에 플라즈마 처리된 CuOx막(144A1)이 형성되고, 표면 아래 부분(144A2)은 Cu로 남는다. CuOx막(114A1)은 후속하는 습식 식각에서 구리 금속층(144A2)에 야기될 수 있는 부식(corrosion)을 방지하는 부식 방지막의 역할을 수행한다.
제108 단계 후에, 도 2g에 도시된 바와 같이, 친수성막(136A1)과 플라즈마 처리된 금속 부분(144A1)의 전면에 층간 절연막(152)을 형성한다(제110 단계). 층간 절연막(152) 역시 저유전막(136)과 마찬가지로 저 유전 상수를 갖는 물질로 이루어질 수 있으며 소수성일 수 있다.
제110 단계 후에, 도 2h에 도시된 바와 같이, 층간 절연막(152)에 사진 및 식각 공정을 이용하여 비아홀(154)을 형성한다(제112 단계). 비록, 도 2h의 경우, 비아홀(154)만을 도시하였지만, 비아홀(154)을 형성한 이후 도 2c에 도시된 바와 같이 후속하여 트렌치(미도시)를 형성할 수 있음은 자명하다.
제112 단계 후에, 도 2h에 도시된 바와 같이 층간 절연막(152A)의 비아홀(154)에 접하는 플라즈마 처리된 금속 부분(144A1)을 식각하여 제거할 수 있다(제114 단계). 이 때, 비아홀(154)에 접하는 플라즈마 처리된 금속 부분(144A1)은 비아홀(154)을 형성하면서 제거할 수도 있고, 비아홀(154)에 확산 방지막(미도시)을 형성하기 이전에 스퍼터(sputter) 방식으로 제거할 수도 있다. 이와 같이, 금속 부분(144A1)을 제거하는 이유는, 금속 부분(144A1)이 비아홀(154)에 형성되는 비아 콘텍에 영향을 줄 수 있기 때문이다.
제114 단계 후에, 도 2i에 도시된 바와 같이 층간 절연막(152A)의 비아홀(154)에 금속층(156)을 형성한다.
전술한 본 발명에 의한 반도체 소자의 제조 방법은 다층 배선 구조를 갖는 반도체 소자의 제조 방법에도 적용될 수 있음은 물론이다. 즉, 도 2i에 도시된 층간 절연막(152A)의 상부에 복수개의 배선 구조를 갖는 층간 절연막들이 적층될 경우에도 워터 마크의 발생을 방지하기 위해 적용될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다. 도 4a 내지 도 4i는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
도 4a에 도시된 반도체 기판(미도시)상에 형성된 절연막(220)의 상부에 도 4b에 도시된 바와 같이 소수성 저유전막(226)을 형성한다(제200 단계). 여기서, 절연막(220)의 내부에는 하부 금속 배선(224)이 형성되며, 하부 금속 배선(224)의 테두리에 확산 방지막(222)이 형성될 수 있다. 하부 금속 배선(224)이 구리로 이루어질 경우, 확산 방지막(222)은 구리가 절연막(220)으로 확산되는 것을 방지하는 역할을 한다. 도 4b에 도시된 저유전막(226), 확산 방지막(222), 하부 금속 배선(224) 및 절연막(220)은 도 2b에 도시된 저유전막(136), 확산 방지막(132), 하부 금속 배선(134) 및 절연막(130)과 동일한 물질로 이루어질 수 있으며, 동일한 제조 공정으로 형성될 수 있다.
제200 단계 후에, 도 4c에 도시된 바와 같이 플라즈마 처리(228)에 의해 저 유전막(226)의 표면에 친수성막(226B)을 형성한다(제202 단계). 여기서, 플라즈마 처리 공정 조건은 제108 단계에서와 동일할 수 있으며, 친수성막(226B)의 두께는 도 2f에 도시된 친수성막(136A1)과 동일할 수 있다. 따라서, 저유전막(226)의 표면은 친수성(226B)을 갖게 되고 표면 아래는 소수성(226A)을 갖게 되므로, 향후 워터 마크의 발생이 방지될 수 있다.
제202 단계 후에, 친수성막(226B)을 포함하는 저유전막(226) 내부에 제1 금속 배선(232A)을 형성한다(제204 단계). 부연하면, 도 4d에 도시된 바와 같이 저유전막(226)의 내부에 비아홀(229)과 트렌치(230)를 형성한다. 여기서, 비아홀(229)과 트렌치(230)의 내벽에 도 2c에 도시된 바와 같이 확산 방지막(미도시)을 증착하여 형성할 수도 있다. 도 4e에 도시된 바와 같이, 비아홀(229)과 트렌치(230)를 매립하도록 금속층(232)을 저유전막(226-1)의 전면에 형성한다. 금속층(232)을 형성하는 방법은 도 2d에 도시된 금속층(144)을 형성하는 방법과 동일하므로 이에 대한 상세한 설명은 생략한다. 다음에, 도 4f에 도시된 바와 같이, 저유전막(226-1)의 상부면이 노출되도록 금속층(232)을 CMP 공정에 의해 평탄화한다.
제206 단계 후에, 도 4g에 도시된 바와 같이, 친수성막(226B1)과 금속층(232A)의 전면에 층간 절연막(234)을 형성한다(제206 단계). 층간 절연막(234) 역시 저유전막(226)과 마찬가지로 저 유전 상수를 갖는 물질로 이루어지며 소수성일 수 있다.
제206 단계 후에, 층간 절연막(234)에 제2 금속 배선(238)을 형성한다(제208 단계). 부연하면, 도 4h에 도시된 바와 같이 층간 절연막(234)에 사진 및 식각 공 정에 의해 비아홀(236)을 형성한다. 비록, 4h의 경우, 비아홀(236)만을 도시하였지만, 비아홀(236)을 형성한 이후에, 도 4d에 도시된 바와 같이 후속하여 트렌치(미도시)를 형성할 수 있음은 자명하다. 다음에, 도 4i에 도시된 바와 같이 층간 절연막(234A)의 비아홀(236)에 제2 금속배선(238)을 형성한다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다. 도 6a 내지 도 6i는 본 발명의 또 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
도 6a에 도시된 반도체 기판(미도시)상에 형성된 절연막(320)의 상부에 도 6b에 도시된 바와 같이 소수성 저유전막(326)을 형성한다(제300 단계). 여기서, 절연막(320)의 내부에는 하부 금속 배선(324)이 형성되며, 하부 금속 배선(324)의 테두리에 확산 방지막(322)이 형성될 수 있다. 하부 금속 배선(324)이 구리로 이루어질 경우, 확산 방지막(322)은 구리가 절연막(320)으로 확산되는 것을 방지하는 역할을 한다. 도 6b에 도시된 저유전막(326), 확산 방지막(322), 하부 금속 배선(324) 및 절연막(320)은 도 2b에 도시된 저유전막(136), 확산 방지막(132), 하부 금속 배선(134) 및 절연막(130)과 동일한 물질로 이루어질 수 있으며, 동일한 제조 공정으로 형성될 수 있다.
제300 단계 후에, 도 6c에 도시된 바와 같이, 저유전막(326)에 비아홀(328)과 트렌치(330)를 형성한다(제302 단계). 여기서, 비아홀(328)과 트렌치(330)의 내벽에 도 2c에 도시된 바와 같이 확산 방지막(미도시)을 증착하여 형성할 수도 있다.
제302 단계 후에, 도 6d에 도시된 바와 같이 비아홀(328)과 트렌치(330)를 포함하는 저유전막(326A)의 전면을 플라즈마 처리(332)하여 친수성막(326A1)을 저유전막(326A)의 표면에 형성한다(제304 단계). 여기서, 플라즈마 처리 공정 조건은 제108 단계에서와 동일하며 친수성막(326A1)의 두께는 친수성막(136A1)의 두께와 동일할 수 있다. 이 때, 플라즈마 처리(332)에 의해 하부 금속 배선(324)의 표면에도 플라즈마 처리된 금속 부분(미도시)이 형성될 수 있다. 그러나, 제114 단계에서 금속 부분을 제거하는 방법과 마찬가지로, 하부 금속 배선(324)의 표면에 형성되는 플라즈마 처리된 금속 부분을 스퍼터등으로 제거할 수 있다.
제304 단계 후에 비아홀(328)과 트렌치(330)에 금속층(334)을 매립하여 저유전막(326A)의 전면에 형성한다(제306 단계). 금속층(334)을 형성하는 방법은 도 2d에 도시된 금속층(144)을 형성하는 방법과 동일하므로 이에 대한 상세한 설명은 생략한다.
제306 단계 후에, 도 6f에 도시된 바와 같이, 저유전막(326A)의 상부면이 노출되도록 금속층(334)을 CMP 공정에 의해 평탄화한다(제308 단계).
제308 단계 후에, 도 6g에 도시된 바와 같이, 친수성막(326A1)과 금속층(334A)의 전면에 층간 절연막(336)을 형성한다(제310 단계). 층간 절연막(336) 역시 저유전막(326)과 마찬가지로 저 유전 상수를 갖는 물질로 이루어질 수 있으며 소수성일 수 있다.
제310 단계 후에, 층간 절연막(336)에 금속 배선(340)을 형성한다(제312 단계). 부연하면, 도 6h에 도시된 바와 같이 층간 절연막(336)에 비아홀(338)을 형성 한다. 비록, 도 6h의 경우, 비아홀(338)만을 도시하였지만, 비아홀(338)을 형성한 이후에, 도 6c에 도시된 바와 같이 후속하여 트렌치(미도시)를 형성할 수 있음은 자명하다. 도 6i에 도시된 바와 같이 층간 절연막(336A)의 비아홀(338)에 금속배선(340)을 형성한다.
이하, 본 발명에 의한 반도체 소자의 실시예를 다음과 같이 설명한다.
본 발명에 의한 반도체 소자는, 도 2i, 도 4i 또는 도 6i를 참조하면, 절연막(130, 220 또는 320), 소수성 저유전막(136A2, 226A1 또는 326A2), 친수성막(136A1, 226B1 또는 326A1), 금속층(144B, 232A 또는 334A), 층간 절연막(152A, 234A 또는 336A) 및 금속층(156, 238 또는 340)로 구성된다.
소수성 저유전막(136A2, 226A1 또는 326A2)은 절연막(130, 220 또는 320)상에 형성되고, 친수성막(136A1, 226B1 또는 326A1)은 플라즈마 처리(146, 228 또는 332)에 의해 저유전막(136A, 226-1 또는 326A)의 표면에 형성되어 있다.
금속층(144B, 232A 또는 334A)은 저유전막(136A, 226-1 또는 326A) 내부의 비아홀(138, 229 또는 328)과 트렌치(140, 230 또는 330)을 매립하도록 형성된다. 도 2i의 경우, 층간 절연막(152)은 친수성막(136A1)과 플라즈마 처리된 금속층(144A1)의 전면에 형성된다. 또한, 도 4i 또는 도 6i의 경우, 층간 절연막(234 또는 336)은 친수성막(226B1 또는 326A1)과 금속층(232A 또는 334A)의 전면에 형성된다. 금속층(156, 238 또는 340)은 층간 절연막(152A, 234A 또는 336A)의 비아홀(154, 236 또는 338)에 매립된다. 도 2i의 경우, 금속층(144B2)과 층간 절연막(152A)의 사이에 플라즈마 처리된 금속 부분(144B1)이 더 형성되어 있 다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다.
도 4a 내지 도 4i는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 플로우차트이다.
도 6a 내지 도 6i는 본 발명의 또 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
130, 220, 320 : 절연막 132, 222, 322, 142 : 확산 방지막
134, 224, 324 : 하부 금속 배선 136, 226, 326 : 저유전막
138, 229, 328, 154, 236, 338 : 비아홀
144, 232, 334, 156, 238, 340 : 금속층
146, 228, 332 : 플라즈마 152, 234, 336 : 층간 절연막
Claims (9)
- 반도체 기판상에 소수성 저유전막을 형성하는 단계;상기 저유전막의 내부에 비아홀과 트렌치를 형성하는 단계;상기 비아홀과 상기 트렌치를 매립하도록 금속층을 형성하는 단계;상기 저유전막의 상부면이 노출되도록 상기 금속층을 평탄화하는 단계; 및상기 평탄화된 결과물의 표면을 플라즈마 처리하여 상기 노출된 저유전막의 표면에 친수성막을 형성하고, 상기 평탄화된 금속층의 노출된 표면에 상기 플라즈마 처리된 금속 부분이 형성되는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제1 항에 있어서, 상기 반도체 소자의 제조 방법은상기 친수성막과 상기 플라즈마 처리된 금속 부분의 전면에 층간 절연막을 형성하는 단계; 및상기 층간 절연막에 비아홀을 형성하는 단계; 및상기 층간 절연막의 상기 비아홀에 접하는 상기 플라즈마 처리된 금속 부분을 식각하여 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3 항에 있어서, 상기 비아홀에 접하는 상기 플라즈마 처리된 금속 부분은 상기 비아홀을 형성하면서 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.반도체 기판상에 소수성 저유전막을 형성하는 단계;플라즈마 처리에 의해 상기 저유전막의 표면에 친수성막을 형성하는 단계; 및상기 친수성막을 포함하는 상기 저유전막 내부에 금속 배선을 형성하는 단계를 구비하며,상기 플라즈마 처리시 플라즈마 가스로서 산소(O2)를 사용하고, 바이어스 전력은 800 내지 1500W이고, 공정 압력은 5 내지 10mTorr이고, 상기 친수성막의 두께는 5 내지 6Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판상에 소수성 저유전막을 형성하는 단계;상기 저유전막에 비아홀과 트렌치를 형성하는 단계;상기 비아홀과 상기 트렌치를 포함하는 상기 저유전막의 전면을 플라즈마 처리하여 친수성막을 상기 비아홀과 상기 트렌치를 포함하는 상기 저유전막의 표면에 형성하는 단계; 및상기 비아홀과 상기 트렌치에 금속층을 매립하여 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항 및 제6 항 중 어느 한 항에 있어서, 상기 플라즈마 처리하는 단계에서,플라즈마 가스로서 산소(O2)를 사용하고, 바이어스 전력은 800 내지 1500W이고, 공정 압력은 5 내지 10mTorr이고, 상기 친수성막의 두께는 5 내지 6Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판상에 형성되는 소수성 저유전막;플라즈마 처리에 의해 상기 소수성 저유전막의 표면에 형성된 친수성막;상기 저유전막 내부의 비아홀과 트렌치에 매립되어 형성된 제1 금속층;상기 친수성막과 상기 제1 금속층의 전면에 형성된 층간 절연막;상기 층간 절연막의 비아홀에 매립된 제2 금속층; 및상기 제1 금속층과 상기 층간 절연막의 사이에 형성된 플라즈마 처리된 금속 부분을 구비하는 것을 특징으로 하는 반도체 소자.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070112121A KR100928502B1 (ko) | 2007-11-05 | 2007-11-05 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090046144A KR20090046144A (ko) | 2009-05-11 |
| KR100928502B1 true KR100928502B1 (ko) | 2009-11-26 |
Family
ID=40856070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070112121A KR100928502B1 (ko) | 2007-11-05 | 2007-11-05 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100928502B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2007
- 2007-11-05 KR KR1020070112121A patent/KR100928502B1/ko not_active IP Right Cessation
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