JP3887282B2 - 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；以下、ＭＩＭ）キャパシタ及びダマシン配線構造を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進むのに伴い、金属配線工程は半導体素子の性能及び信頼性を決める上でその役割がますます重要になりつつある。今までは配線材料としてアルミニウム（Ａｌ）が多用されてきている。Ａｌは比抵抗が３〜４μΩｃｍと比較的に低く、加工工程が容易であるという長所がある。しかし、配線の線幅が細くなるのに伴って、配線材料としてＡｌよりも比抵抗が低い物質が要求されている。
【０００３】
各種の金属のうち銅（Ｃｕ）は比抵抗が１．７μΩｃｍと低いため、超高速集積回路においてＡｌに代わりうる配線材料として最も有望である。そして、Ｃｕはエレクトロマイグレーション抵抗性に優れているという長所もある。このため、Ｃｕ配線を形成すれば、配線の断面積が狭まっても、半導体素子の動作速度及び信頼性は維持可能になる。
【０００４】
ところが、Ｃｕ配線はフォトリソグラフィ技術によって直接パターニングすることが難しいため、Ｃｕ配線を形成するために主としてデュアルダマシン工程が用いられている。
【０００５】
従来の方法では、金属を蒸着した後にフォトリソグラフィ技術によってパターニングを行い、層間絶縁膜を形成する。しかし、ダマシン工程では層間絶縁膜を先に形成した後、金属配線領域及びビアに当たるトレンチを形成して金属を埋め込む。特に、２回の写真工程及び２回のエッチング工程を行って金属配線領域トレンチ及びビアトレンチを形成した後、金属蒸着及び化学機械的研磨（以下、ＣＭＰ）工程を経て金属配線領域及びビアを形成することをデュアルダマシン工程と呼ぶ。
【０００６】
Ｃｕ配線を形成するためにデュアルダマシン工程を適用すれば、金属配線間にＭＩＭキャパシタが必要とされる半導体素子の場合、新しい形成方法が要求される。
【０００７】
図１及び図２は、従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【０００８】
先ず、図１を参照すれば、半導体基板１上に形成されている下部絶縁膜１０上に前記下部絶縁膜１０と段差無しに第１金属配線１５及び第２金属配線２０を形成する。前記第１金属配線１５及び第２金属配線２０が形成された結果物である前記半導体基板１上に金属膜を形成した後、これをパターニングして前記第２金属配線２０の上面に接触するキャパシタ下部電極２５を形成する。前記下部電極２５が形成された前記半導体基板１上に誘電膜３０を形成する。前記誘電膜３０上に他の金属膜を形成した後、これをパターニングして前記下部電極２５と対応する位置にキャパシタ上部電極３５を形成する。前記上部電極３５が形成された前記半導体基板１上に層間絶縁膜４０を形成する。
【０００９】
図２を参照すれば、前記層間絶縁膜４０の上面をＣＭＰして平坦化させる。次に、前記層間絶縁膜４０及び誘電膜３０をエッチングして前記第１金属配線１５の上面を露出させるビアホールＶ１を形成する。前記ビアホールＶ１の上部に第１トレンチＴ１を形成し、前記上部電極３５の上面を露出させる第２トレンチＴ２を形成する。次に、前記ビアホールＶ１と第１及び第２トレンチＴ１，Ｔ２にＣｕを埋め込んでＣＭＰを行い、ダマシン配線構造４５及びコンタクトプラグ５０を形成する。
【００１０】
ところで、かかる従来の方法は、下記のような問題点を抱いている。
【００１１】
第一に、前記上部電極３５を形成するために前記他の金属膜をパターニングする段階において、前記誘電膜３０がプラズマによって損傷される恐れがある。これにより、ＭＩＭキャパシタの性能が落ちるという問題がある。
【００１２】
第二に、前記下部電極２５及び上部電極３５の厚さだけできた段差を縮めるために、前記層間絶縁膜４０の上面をＣＭＰする段階を必ず導入する必要がある。すなわち、Ｃｕ配線のためのＣｕのＣＭＰ及び層間絶縁膜のＣＭＰをさらに取り入れる必要があるのである。
【００１３】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、誘電膜を損傷しないＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を提供することである。
【００１４】
さらに、本発明が解決しようとする他の技術的課題は、層間絶縁膜のＣＭＰが必要ないＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明に係るＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法では、半導体基板上の下部絶縁膜内に第１金属配線及び第２金属配線を形成する。前記第１金属配線及び第２金属配線が形成された前記半導体基板上に前記第２金属配線の上面を露出させるホール領域を有する第１絶縁膜及び第２絶縁膜を順次に形成する。前記ホール領域の内壁及び底面に誘電膜を形成して前記第２絶縁膜の上面と段差無しに前記ホール領域を完全には埋め込まない厚さにキャパシタ上部電極を形成する。前記上部電極が形成された前記半導体基板上に第３絶縁膜及び第４絶縁膜を順次に形成する。前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面に接触するダマシン配線構造と、前記第４及び第３絶縁膜を貫通して前記上部電極の上面に接触するコンタクトプラグとを形成する。
【００１８】
本発明に係る半導体素子の製造方法において、前記キャパシタ上部電極を形成する段階は、前記第２絶縁膜の上面、前記ホール領域の内壁及び底面に誘電膜を形成する段階と、前記誘電膜が形成された前記半導体基板上に前記ホール領域を完全には埋め込まない厚さに第２金属膜を形成する段階と、前記第２金属膜が形成された前記半導体基板上にキャッピング膜を形成する段階と、前記第２絶縁膜の上面が露出されるように前記キャッピング膜が形成された前記半導体基板の上面を平坦化させて第２金属膜パターン及びキャッピング膜パターンを形成する段階と、前記キャッピング膜パターンが形成された前記半導体基板を洗浄する段階を含むことができる。ここで、前記第２金属膜パターン及びキャッピング膜パターンを形成する段階は、ＣＭＰによって行われることが望ましい。前記第２金属膜としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜としてＴａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することができる。前記キャッピング膜としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。
【００１９】
本発明に係る半導体素子の製造方法において、前記第１金属配線及び第２金属配線を形成するために、前記下部絶縁膜内に第１及び第２トレンチを形成する。前記第１及び第２トレンチを完全に埋め込む第１金属膜を形成した後に、前記下部絶縁膜の上面が露出されるように前記第１金属膜の上面を平坦化させる。前記第１金属膜としてＣｕ膜を形成することが望ましい。前記第１金属膜を形成する前に、前記第１及び第２トレンチの内壁及び底面に第１障壁金属膜を形成することができる。
【００２０】
本発明に係る半導体素子の製造方法において、前記ダマシン配線構造及びコンタクトプラグを形成するために、前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面を露出させるビアトレンチを形成する。前記ビアトレンチの上部に前記第４及び第３絶縁膜を貫通する金属配線領域トレンチを形成する。前記第４及び第３絶縁膜を貫通して前記上部電極の上面を露出させるコンタクトホールを形成する。前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールを完全に埋め込む第３金属膜を形成した後に、前記第４絶縁膜の上面が露出されるように前記第３金属膜の上面を平坦化させる。前記第３金属膜としてＣｕ膜を形成することが望ましい。前記第３金属膜を形成する段階前に、前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールの内壁及び底面に第２障壁金属膜を形成する段階をさらに含むことができる。
【００２１】
本発明に係る半導体素子の製造方法において、前記第１絶縁膜及び第２絶縁膜を形成する段階前に、前記第２金属配線上にキャパシタ下部電極を形成する段階をさらに含むことができる。この時、前記第１絶縁膜及び第２絶縁膜は前記下部電極の上面を露出させるホール領域を有するように形成される。前記キャパシタ下部電極としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。
【００２２】
本発明によれば、キャパシタの上部電極を形成する段階で誘電膜を損傷させる恐れがない。そして、キャパシタを形成した後に、金属配線のために形成する絶縁膜をＣＭＰしなくても良い。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。従って、図中の要素の形状などはより明確な説明を強調するために誇張されており、図中同じ要素には同じ符号を使用した。また、ある層が他の層又は半導体基板の「上」にあると記載される場合、前記ある層は前記他の層又は半導体基板に直接的に接触して存在することもでき、または、それらの間に第３の層が介在されることもできる。
【００２４】
＜第１参考例＞
図３ないし図８は、本発明の第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【００２５】
図３を参照すれば、半導体基板９０上に下部絶縁膜１００を形成する。前記下部絶縁膜１００内に第１及び第２トレンチＴ１１，Ｔ１２を形成する。前記第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面に第１障壁金属膜１１２を形成する。前記第１障壁金属膜１１２としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。
【００２６】
前記第１障壁金属膜１１２は、後続工程で前記第１及び第２トレンチＴ１１，Ｔ１２に埋め込まれる第１金属膜の金属原子が前記下部絶縁膜１００内に拡散されることを防止する。
【００２７】
前記第１障壁金属膜１１２が形成された前記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込む第１金属膜を形成する。この時、前記第１金属膜としてＣｕ膜を形成することが望ましい。
【００２８】
これにはまず、前記第１障壁金属膜１１２が形成された前記第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面にＣｕ種子を形成する。
【００２９】
次に、前記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込むＣｕ膜を電気メッキ法により形成する。前記下部絶縁膜１００の上面が露出されるように前記第１金属膜の上面をＣＭＰして平坦化させる。これにより、前記下部絶縁膜１００と段差無しに第１金属配線１１５及び第２金属配線１２０が形成される。
【００３０】
図４を参照すれば、前記第１金属配線１１５及び第２金属配線１２０が形成された前記半導体基板９０上に前記第２金属配線１２０の上面を露出させるホール領域Ｈ１を有する第１絶縁膜１２５及び第２絶縁膜１３０を順次に形成する。例えば、前記第１金属配線１１５及び第２金属配線１２０が形成された前記半導体基板９０上に第１絶縁膜１２５としてＳｉＮ膜又はＳｉＣ膜を形成する。前記第１絶縁膜１２５は前記第１金属配線１１５及び第２金属配線１２０内の金属原子が上部の絶縁膜に拡散されることを防止する。前記第１絶縁膜１２５上に第２絶縁膜１３０としては、ＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜またはＳｉＯＣ膜を形成する。例えば、ＴＥＯＳ膜はＴＥＯＳソースガスを用いた化学気相蒸着法（以下、ＣＶＤ）により形成することができる。ＰＥＯＸ膜はＳｉＨ４ガス、Ｎ２ガスなどを用いてプラズマ−ＣＶＤ法により形成することができる。ＳｉＯＦ膜はＳｉＨ４ガス、ＳｉＦ４ガス、Ｏ２ガス及びＡｒガスを用いてＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法により形成することができる。ＳｉＯＣ膜はトリメチルシラン（ＴＭＳ）などの有機ソースガスを用いてＣＶＤ法により形成することができる。
【００３１】
次に、前記第２金属配線１２０の上面が露出されるように前記第１絶縁膜１２５及び第２絶縁膜１３０をパターニングする。
【００３２】
図５を参照すれば、前記第２絶縁膜１３０の上面、前記ホール領域Ｈ１の内壁及び底面に誘電膜１３５を形成する。前記誘電膜１３５としてＳｉＮ膜又はＳｉＣ膜を形成する。ここで、ＳｉＮ膜又はＳｉＣ膜は単独で形成しても良く、所定の酸化膜と組み合わせてＳｉＮ膜及び酸化膜の２重膜、又はＳｉＣ膜と酸化膜との２重膜に形成しても良い。例えば、前記誘電膜１３５としては、ＳｉＮ膜とＳｉＯＣ膜との２重膜、ＳｉＮ膜とＴＥＯＳ膜との２重膜、ＳｉＮ膜とＰＥＯＸ膜との２重膜、ＳｉＣ膜とＳｉＯＣ膜との２重膜、ＳｉＣ膜とＴＥＯＳ膜との２重膜、またはＳｉＣ膜とＰＥＯＸ膜との２重膜を形成する。このように、誘電膜をＳｉＮ膜と酸化膜との２重膜又はＳｉＣ膜と酸化膜との２重膜に形成すれば、キャパシタの漏れ電流特性が改善される。
【００３３】
前記誘電膜１３５の厚さは所望のキャパシタの静電容量に合わせて調節する。
【００３４】
このように誘電膜１３５が形成された前記半導体基板９０上に前記ホール領域Ｈ１を完全に埋め込む第２金属膜１４０を形成する。前記第２金属膜１４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜１４０としては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することもできる。
【００３５】
図６を参照すれば、前記第２絶縁膜１３０の上面が露出されるように前記第２金属膜１４０が形成された前記半導体基板９０の上面を平坦化させる。この時、平坦化は、ＣＭＰによって行われることが望ましい。これにより、前記第２絶縁膜１３０の上面と段差無しに前記ホール領域Ｈ１を完全に埋め込むキャパシタ上部電極１４０ａが形成される。
【００３６】
前記平坦化段階を行う時、前記第２絶縁膜１３０の上面に形成された前記誘電膜１３５部分を完全に除去するので、前記誘電膜１３５は前記ホール領域Ｈ１の内壁及び底面にのみ残留する。前記第２絶縁膜１３０の上面に形成された前記誘電膜１３５部分を完全に除去することにより、前記キャパシタ上部電極１４０ａのほかには第２金属膜部分が図６の前記半導体基９０板に残留しない。
【００３７】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の第１参考例によれば、ＣＭＰによって前記上部電極１４０ａを形成するので、前記誘電膜１３５がプラズマによって損傷されるという問題が解決される。
【００３８】
次に、前記上部電極１４０ａが形成された前記半導体基板９０上に第３絶縁膜１４３及び第４絶縁膜１４５を順次に形成する。前記第３絶縁膜１４３としては、ＳｉＮ膜又はＳｉＣ膜を形成する。前記第４絶縁膜１４５としては、前記第２絶縁膜１３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。従来技術とは異なって、前記第２絶縁膜１３０の上面と段差無しに上部電極１４０ａを形成するので、前記第４絶縁膜１４５を別途に平坦化させる工程を行わなくても良い。
【００３９】
図７を参照すれば、前記第４絶縁膜１４５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を貫通して前記第１金属配線１１５の上面を露出させるビアトレンチＨ１１を形成する。前記ビアトレンチＨ１１の上部に前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通する金属配線領域トレンチＨ１２を形成する。
【００４０】
このためには、先ず、前記第３絶縁膜１４３に対する前記第４絶縁膜１４５のエッチング選択比があるエッチング工程により前記第４絶縁膜１４５をエッチングする。この時、前記第３絶縁膜１４３がエッチング終了点となる。次に、前記第３絶縁膜１４３までエッチングして金属配線領域トレンチＨ１２を完成する。このように、前記第３絶縁膜１４３はデュアルダマシン配線構造を形成するためのエッチング停止膜の機能が行えるように導入する膜である。
【００４１】
前記金属配線領域トレンチＨ１２を形成する間に、前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通して前記上部電極１４０ａの上面を露出させるコンタクトホールＨ１３も形成する。この参考例では、前記ビアトレンチＨ１１を形成した後に前記金属配線領域トレンチＨ１２を形成する方法について説明したが、前記金属配線領域トレンチＨ１２を形成した後に前記ビアトレンチＨ１１を形成しても構わない。
【００４２】
図８を参照すれば、前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３の内壁及び底面に第２障壁金属膜１４７を形成する。前記第２障壁金属膜１４７としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。前記第２障壁金属膜１４７は後続工程で前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３に埋め込まれる第３金属膜の金属原子が前記第４及び第２絶縁膜１４５、１３０内に拡散されることを防止する。
【００４３】
次に、前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３を完全に埋め込む第３金属膜を形成する。ここで、前記第３金属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３の内壁及び底面にＣｕ種子を形成した後に電気メッキ法によって形成することができる。次に、前記第４絶縁膜１４５の上面が露出されるようにＣＭＰ法により前記第３金属膜の上面を平坦化させる。これにより、前記第４絶縁膜１４５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を貫通して前記第１金属配線１１５の上面に接触するダマシン配線構造１５０と、前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通して前記上部電極１４０ａの上面に接触するコンタクトプラグ１５５とが形成される。
【００４４】
＜第２参考例＞
図９ないし図１１は、本発明の第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この参考例において、前記第１参考例と同一の部分に対してはその説明を省略する。
【００４５】
図９を参照すれば、前記第１参考例の方法と同様にして、半導体基板１９０上の下部絶縁膜２００内に前記下部絶縁膜２００と段差無しに第１金属配線２１５及び第２金属配線２２０を形成する。参照番号２１２は第１障壁金属膜である。
【００４６】
次に、前記第２金属配線２２０の上面に接触するキャパシタ下部電極２２２を形成する。例えば、前記第１金属配線２１５及び第２金属配線２２０が形成された前記半導体基板１９０上にＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つの膜を形成してこれをパターニングする。
【００４７】
図１０を参照すれば、前記下部電極２２２の上面を露出させるホール領域Ｈ２を有する第１絶縁膜２２５及び第２絶縁膜２３０を順次に形成する。例えば、前記下部電極２２２が形成された前記半導体基板１９０上に第１絶縁膜２２５としてＳｉＮ膜又はＳｉＣ膜を形成する。前記第１絶縁膜２２５上に第２絶縁膜２３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳｉＯＣ膜を形成する。
【００４８】
次に、前記下部電極２２２の上面が露出されるように前記第１絶縁膜２２５及び第２絶縁膜２３０をパターニングする。
【００４９】
以降の工程段階は前記第１参考例と同一である。すなわち、図１１を参照すれば、前記第２絶縁膜２３０の上面、前記ホール領域Ｈ２の内壁及び底面に誘電膜２３５を形成する。前記誘電膜２３５が形成された前記半導体基板１９０上に前記ホール領域Ｈ２を完全に埋め込む第２金属膜を形成した後に、前記第２絶縁膜２３０の上面が露出されるように前記第２金属膜が形成された前記半導体基板１９０の上面を平坦化させる。これにより、前記第２絶縁膜２３０の上面と段差無しに前記ホール領域Ｈ２を完全に埋め込むキャパシタ上部電極２４０ａが形成される。
【００５０】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の参考例によれば、ＣＭＰによって前記上部電極２４０ａを形成するので、前記誘電膜２３５がプラズマによって損傷される問題が解決される。
【００５１】
次に、前記上部電極２４０ａが形成された前記半導体基板１９０上に第３絶縁膜２４３及び第４絶縁膜２４５を順次に形成する。従来の技術とは異なって、前記第２絶縁膜２３０の上面と段差無しに上部電極２４０ａを形成するので、前記第４絶縁膜２４５を別途に平坦化させる工程を行わなくても良い。
【００５２】
前記第４絶縁膜２４５、第３絶縁膜２４３、第２絶縁膜２３０及び第１絶縁膜２２５を貫通して前記第１金属配線２１５の上面に接触するダマシン配線構造２５０と、前記第４絶縁膜２４５及び第３絶縁膜２４３を貫通して前記上部電極２４０ａの上面に接触するコンタクトプラグ２５５とを形成する。参照番号２４７は第２障壁金属膜である。
【００５３】
前記第１参考例では、前記第２金属配線１２０がＭＩＭキャパシタの下部電極の役割をするため、別途の下部電極を形成しない。ところが、前記第１絶縁膜１２５及び第２絶縁膜１３０をパターニングする時に前記第２金属配線１２０の上面が損傷される恐れがある。このため、前記第２金属配線１２０の表面が粗くなったり、不純物が流入したり、デッィングされたりする問題が生じる場合にはＭＩＭキャパシタの性能の低下が招かれることがある。
【００５４】
従って、この参考例では、前記下部電極２２２を形成することにより、このような問題を解決する。下部電極はＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つの膜よりなるので、前記第１絶縁膜２２５及び第２絶縁膜２３０をパターニングする段階で上面が損傷される心配がほとんど無い。
【００５５】
＜第１実施の形態＞
図１２ないし図１９は、本発明の第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この実施形態において、前記第１参考例と同じ部分についてはその説明を省く。
【００５６】
図１２を参照すれば、前記第１参考例の方法と同様にして、半導体基板２９０上の下部絶縁膜３００内に前記下部絶縁膜３００と段差無しに第１金属配線３１５及び第２金属配線３２０を形成する。参照番号３１２は第１障壁金属膜である。前記第１金属配線３１５及び第２金属配線３２０が形成された前記半導体基板２９０上に前記第２金属配線３２０の上面を露出させるホール領域Ｈ３を有する第１絶縁膜３２５及び第２絶縁膜３３０を順次に形成する。
【００５７】
図１３を参照すれば、前記第２絶縁膜３３０の上面、前記ホール領域Ｈ３の内壁及び底面に誘電膜３３５を形成する。
【００５８】
前記誘電膜３３５が形成された前記半導体基板２９０上に前記ホール領域Ｈ３を完全には埋め込まない厚さに第２金属膜３４０を形成する。前記第２金属膜３４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜３４０としては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することができる。
【００５９】
この実施形態では、前記第２金属膜３４０のＣＭＰ量を減らすために、前記第１及び第２参考例とは異なって、前記第２金属膜３４０を薄く形成することが特徴である。ところで、前記第２金属膜３４０が前記ホール領域Ｈ３を完全に埋め込まないため、ＣＭＰ後に前記ホール領域Ｈ３内にＣＭＰスラリーが残留し易い。残留するＣＭＰスラリーを除去するためには洗浄工程を行わなければならないが、この時、上部電極となる前記第２金属膜３４０が損傷される恐れがある。
【００６０】
従って、この実施形態では、前記第２金属膜３４０を保護するためにキャッピング膜３４２を形成する。前記キャッピング膜３４２として前記第２絶縁膜３３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳｉＯＣ膜を形成する。前記キャッピング膜３４２は前記ホール領域Ｈ３を完全に埋め込むように形成しても良く、図１３のように、前記ホール領域Ｈ３を完全に埋め込まないように形成しても良い。
【００６１】
図１４を参照すれば、前記第２絶縁膜３３０の上面が露出されるように前記キャッピング膜３４２が形成された前記半導体基板２９０の上面を平坦化させる。これにより、前記誘電膜３３５が形成されたホール領域Ｈ３の内壁及び底面に前記ホール領域Ｈ３を完全には埋め込まない厚さにキャパシタ上部電極３４０ａ及びキャッピング膜パターン３４２ａが形成される。ここで、前記上部電極３４０ａ及びキャッピング膜パターン３４２ａを形成する段階は、ＣＭＰによって行われることが望ましい。前記キャッピング膜パターン３４２ａが前記ホール領域Ｈ３を完全に埋め込まない場合には、前述の通り、前記ホール領域Ｈ３内にＣＭＰスラリーＳが残留する恐れがある。
【００６２】
図１５を参照すれば、前記キャッピング膜パターン３４２ａが形成された前記半導体基板２９０を洗浄する。前記洗浄する段階は通常の方法に従い湿式エッチング法によって行う。前記ホール領域Ｈ３内に残留するＣＭＰスラリーＳが除去される間に、前記キャッピング膜パターン３４２ａそのものも次第にエッチングされるものの、エッチング液が前記上部電極３４０ａに侵入することを防止する。このため、前記上部電極３４０ａが損傷される恐れがない。
【００６３】
前記キャッピング膜パターン３４２ａ及び前記第２絶縁膜３３０は両方とも酸化膜系であるため、洗浄工程によって前記キャッピング膜パターン３４２ａがエッチングされる間に前記第２絶縁膜パターン３３０もエッチングされる。従って、前記第２絶縁膜パターン３３０が過度にエッチングされないようにエッチング時間を調節する。このため、前記キャッピング膜パターン３４２ａが完全に除去し切れずに、図１６の如く、洗浄後の前記半導体基板２９０から薄くなったキャッピング膜パターン３４２ｂが残留する場合もある。
【００６４】
従来の技術ではフォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の実施形態によれば、ＣＭＰによって前記上部電極３４０ａを形成するので、前記誘電膜３３５がプラズマによって損傷される問題が解決される。前記ＣＭＰ段階で使われるスラリーが前記ホール領域Ｈ３内に残留する場合、これを除去するための洗浄工程を行う時、前記キャッピング膜パターン３４２ａが前記上部電極３４０ａをエッチング液から保護するので、前記上部電極３４０ａが損傷される恐れがない。
【００６５】
図１７を参照すれば、前記上部電極３４０ａが形成された前記半導体基板２９０上に第３絶縁膜３４３及び第４絶縁膜３４５を形成する。前記第４絶縁膜３４５として前記第２絶縁膜３３０及びキャッピング膜３４２と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。従来の技術とは異なって、前記第４絶縁膜３４５を別途に平坦化させる工程を行わない。すなわち、図１６の如く、前記第４絶縁膜３４５が前記ホール領域Ｈ３で段差を持っていても、前記第４絶縁膜３４５を平坦化させない。
【００６６】
図１８を参照すれば、前記第４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁膜３２５を貫通して前記第１金属配線３１５の上面を露出させるビアトレンチＨ３１を形成する。前記ビアトレンチＨ３１の上部に前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通する金属配線領域トレンチＨ３２を形成する。前記金属配線領域トレンチＨ３２を形成する間に、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上部電極３４０ａの上面を露出させるコンタクトホールＨ３３も形成する。
【００６７】
洗浄後の前記半導体基板２９０で薄くなったキャッピング膜パターン３４２ｂが残留するならば、前記コンタクトホールＨ３３は前記キャッピング膜パターン３４２ｂも貫通するように形成されるべきなのは当業者にとって容易に理解できるであろう。この実施の形態では、前記ビアトレンチＨ３１を形成した後に、前記金属配線領域トレンチＨ３２を形成する方法について説明したが、前記金属配線領域トレンチＨ３２を形成した後に前記ビアトレンチＨ３１を形成しても構わない。
【００６８】
図１９を参照すれば、前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３の内壁及び底面に第２障壁金属膜３４７を形成する。前記第２障壁金属膜３４７としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。次に、前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３を完全に埋め込む第３金属膜を形成する。ここで、前記第３金属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３の内壁及び底面にＣｕ種子を形成した後に電気メッキ法によって形成することができる。前記第４絶縁膜３４５の上面が露出されるように前記第３金属膜の上面をＣＭＰ法により平坦化させる。これにより、前記第４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁膜３２５を貫通して前記第１金属配線３１５の上面に接触するダマシン配線構造３５０と、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上部電極３４０ａの上面に接触するコンタクトプラグ３５５が形成される。
【００６９】
＜第２実施の形態＞
図２０ないし図２２は、本発明の第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この実施形態において、前記第１実施の形態と同じ部分に対してはその説明を省略する。
【００７０】
図２０を参照すれば、前記第１参考例の方法と同様にして、半導体基板３９０上の下部絶縁膜４００内に前記下部絶縁膜４００と段差無しに第１金属配線４１５及び第２金属配線４２０を形成する。参照番号４１２は第１障壁金属膜である。前記第２金属配線４２０の上面に接触するキャパシタ下部電極４２２を形成する。例えば、前記第１金属配線４１５及び第２金属配線４２０が形成された前記半導体基板３９０上にＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成してこれをパターニングする。
【００７１】
図２１を参照すれば、前記下部電極４２２の上面を露出させるホール領域Ｈ４を有する第１絶縁膜４２５及び第２絶縁膜４３０を順次に形成する。例えば、前記下部電極４２２が形成された前記半導体基板３９０上に第１絶縁膜４２５としてＳｉＮ膜又はＳｉＣ膜を形成することができる。前記第１絶縁膜４２５上に第２絶縁膜４３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、またはＳｉＯＣ膜を形成する。次に、前記下部電極４２２の上面が露出されるように前記第１絶縁膜４２５及び第２絶縁膜４３０をパターニングする。
【００７２】
以降の工程段階は前記第１実施の形態と同一である。すなわち、図２２を参照すれば、前記第２絶縁膜４３０の上面、前記ホール領域Ｈ４の内壁及び底面に誘電膜４３５を形成する。前記誘電膜４３５が形成された前記半導体基板３９０上に前記ホール領域Ｈ４を完全に埋め込まないほどの厚さに第２金属膜を形成する。前記第２金属膜を保護するためにキャッピング膜を形成する。前記第２絶縁膜４３０の上面が露出されるように前記キャッピング膜が形成された前記半導体基板３９０の上面を平坦化させる。
【００７３】
これにより、前記誘電膜４３５が形成されたホール領域Ｈ４の内壁及び底面に前記ホール領域Ｈ４を完全に埋め込まないほどの厚さにキャパシタ上部電極４４０ａ及びキャッピング膜パターンが形成される。洗浄工程を行い、前記ホール領域Ｈ４内に残留するＣＭＰスラリーを除去する。この時、ＣＭＰスラリーの除去は湿式エッチング法によるので、前記キャッピング膜パターンが除去される。図示はしていないが、前記キャッピング膜パターンは残留することもある。前記キャッピング膜パターンは前記上部電極４４０ａをエッチング液から保護する。
【００７４】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の実施形態によれば、ＣＭＰによって前記上部電極４４０ａを形成するので、前記誘電膜４３５がプラズマによって損傷される問題が解決される。
【００７５】
次に、前記上部電極４４０ａが形成された前記半導体基板３９０上に第３絶縁膜４３３及び第４絶縁膜４４５を順次に形成する。従来の技術とは異なって、前記第４絶縁膜４４５を別途に平坦化させる工程を行わない。前記第４絶縁膜４４５、第３絶縁膜４３３、第２絶縁膜４３０及び第１絶縁膜４２５を貫通して前記第１金属配線４１５の上面に接触するダマシン配線構造４５０と、前記第４絶縁膜４４５及び第３絶縁膜４３３を貫通して前記上部電極４４０ａの上面に接触するコンタクトプラグ４５５とを形成する。参照番号４４７は第２障壁金属膜である。
【００７６】
前記第１実施の形態では、前記第２金属配線３２０がＭＩＭキャパシタの下部電極の役割をするので、別途の下部電極を形成しない。ところが、前記第１絶縁膜３２５及び第２絶縁膜３３０をパターニングする段階で前記第２金属配線３２０の上面が損傷される恐れがある。このため、前記第２金属配線３２０の表面が粗くなったり、不純物が流入したり、あるいはディッシングされたりする問題が生じる場合にはＭＩＭキャパシタの性能の低下が招かれることがある。従って、この実施形態では、前記下部電極４２２を形成することにより、前述のような問題を前もって防止できる。
【００７７】
【発明の効果】
以上述べたように、本発明によれば、キャパシタの上部電極を形成する段階で誘電膜を損傷する恐れがない。これにより、エッチング工程による誘電膜表面の損傷を防止してキャパシタの性能の低下を防止することができる。
【００７８】
そして、キャパシタを形成した後、金属配線のために形成する絶縁膜をＣＭＰしなくても良い。これにより、全体的な半導体素子の製造工程が簡単になる。
【００７９】
さらに、ダマシン配線構造を形成するので、比抵抗がＡｌに比べて小さく、しかもエレクトロマイグレーション抵抗性にも優れているＣｕ配線構造を提供できる。これにより、配線の断面積が狭まって半導体素子の動作速度及び信頼性が維持可能になる。
【図面の簡単な説明】
【図１】 従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２】 従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図３】 本発明の第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図４】 図３に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図５】 図４に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図６】 図５に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図７】 図６に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図８】 図７に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図９】 本発明の第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１０】 図９に続く、第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１１】 図１０に続く、第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１２】 本発明の第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１３】 図１２に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１４】 図１３に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１５】 図１４に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１６】 図１５に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１７】 図１６に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１８】 図１７に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１９】 図１８に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２０】 本発明の第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２１】 図２０に続く、第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２２】 図２１に続く、第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
９０ 半導体基板
１００ 下部絶縁膜
１１２ 第１障壁金属膜
１１５ 第１金属配線
１２０ 第２金属配線
１２５ 第１絶縁膜
１３０ 第２絶縁膜
１３５ 誘電膜
１４０ａ 上部電極
１４３ 第３絶縁膜
１４５ 第４絶縁膜
１４７ 第２障壁金属膜
１５０ ダマシン配線構造
１５５ コンタクトプラグ
Ｈ１１ ビアトレンチ
Ｈ１２ 金属配線領域トレンチ
Ｈ１３ コンタクトホール
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；以下、ＭＩＭ）キャパシタ及びダマシン配線構造を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進むのに伴い、金属配線工程は半導体素子の性能及び信頼性を決める上でその役割がますます重要になりつつある。今までは配線材料としてアルミニウム（Ａｌ）が多用されてきている。Ａｌは比抵抗が３〜４μΩｃｍと比較的に低く、加工工程が容易であるという長所がある。しかし、配線の線幅が細くなるのに伴って、配線材料としてＡｌよりも比抵抗が低い物質が要求されている。
【０００３】
各種の金属のうち銅（Ｃｕ）は比抵抗が１．７μΩｃｍと低いため、超高速集積回路においてＡｌに代わりうる配線材料として最も有望である。そして、Ｃｕはエレクトロマイグレーション抵抗性に優れているという長所もある。このため、Ｃｕ配線を形成すれば、配線の断面積が狭まっても、半導体素子の動作速度及び信頼性は維持可能になる。
【０００４】
ところが、Ｃｕ配線はフォトリソグラフィ技術によって直接パターニングすることが難しいため、Ｃｕ配線を形成するために主としてデュアルダマシン工程が用いられている。
【０００５】
従来の方法では、金属を蒸着した後にフォトリソグラフィ技術によってパターニングを行い、層間絶縁膜を形成する。しかし、ダマシン工程では層間絶縁膜を先に形成した後、金属配線領域及びビアに当たるトレンチを形成して金属を埋め込む。特に、２回の写真工程及び２回のエッチング工程を行って金属配線領域トレンチ及びビアトレンチを形成した後、金属蒸着及び化学機械的研磨（以下、ＣＭＰ）工程を経て金属配線領域及びビアを形成することをデュアルダマシン工程と呼ぶ。
【０００６】
Ｃｕ配線を形成するためにデュアルダマシン工程を適用すれば、金属配線間にＭＩＭキャパシタが必要とされる半導体素子の場合、新しい形成方法が要求される。
【０００７】
図１及び図２は、従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【０００８】
先ず、図１を参照すれば、半導体基板１上に形成されている下部絶縁膜１０上に前記下部絶縁膜１０と段差無しに第１金属配線１５及び第２金属配線２０を形成する。前記第１金属配線１５及び第２金属配線２０が形成された結果物である前記半導体基板１上に金属膜を形成した後、これをパターニングして前記第２金属配線２０の上面に接触するキャパシタ下部電極２５を形成する。前記下部電極２５が形成された前記半導体基板１上に誘電膜３０を形成する。前記誘電膜３０上に他の金属膜を形成した後、これをパターニングして前記下部電極２５と対応する位置にキャパシタ上部電極３５を形成する。前記上部電極３５が形成された前記半導体基板１上に層間絶縁膜４０を形成する。
【０００９】
図２を参照すれば、前記層間絶縁膜４０の上面をＣＭＰして平坦化させる。次に、前記層間絶縁膜４０及び誘電膜３０をエッチングして前記第１金属配線１５の上面を露出させるビアホールＶ１を形成する。前記ビアホールＶ１の上部に第１トレンチＴ１を形成し、前記上部電極３５の上面を露出させる第２トレンチＴ２を形成する。次に、前記ビアホールＶ１と第１及び第２トレンチＴ１，Ｔ２にＣｕを埋め込んでＣＭＰを行い、ダマシン配線構造４５及びコンタクトプラグ５０を形成する。
【００１０】
ところで、かかる従来の方法は、下記のような問題点を抱いている。
【００１１】
第一に、前記上部電極３５を形成するために前記他の金属膜をパターニングする段階において、前記誘電膜３０がプラズマによって損傷される恐れがある。これにより、ＭＩＭキャパシタの性能が落ちるという問題がある。
【００１２】
第二に、前記下部電極２５及び上部電極３５の厚さだけできた段差を縮めるために、前記層間絶縁膜４０の上面をＣＭＰする段階を必ず導入する必要がある。すなわち、Ｃｕ配線のためのＣｕのＣＭＰ及び層間絶縁膜のＣＭＰをさらに取り入れる必要があるのである。
【００１３】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、誘電膜を損傷しないＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を提供することである。
【００１４】
さらに、本発明が解決しようとする他の技術的課題は、層間絶縁膜のＣＭＰが必要ないＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明に係るＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法では、半導体基板上の下部絶縁膜内に第１金属配線及び第２金属配線を形成する。前記第１金属配線及び第２金属配線が形成された前記半導体基板上に前記第２金属配線の上面を露出させるホール領域を有する第１絶縁膜及び第２絶縁膜を順次に形成する。前記ホール領域の内壁及び底面に誘電膜を形成して前記第２絶縁膜の上面と段差無しに前記ホール領域を完全には埋め込まない厚さにキャパシタ上部電極を形成する。前記上部電極が形成された前記半導体基板上に第３絶縁膜及び第４絶縁膜を順次に形成する。前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面に接触するダマシン配線構造と、前記第４及び第３絶縁膜を貫通して前記上部電極の上面に接触するコンタクトプラグとを形成する。
【００１８】
本発明に係る半導体素子の製造方法において、前記キャパシタ上部電極を形成する段階は、前記第２絶縁膜の上面、前記ホール領域の内壁及び底面に誘電膜を形成する段階と、前記誘電膜が形成された前記半導体基板上に前記ホール領域を完全には埋め込まない厚さに第２金属膜を形成する段階と、前記第２金属膜が形成された前記半導体基板上にキャッピング膜を形成する段階と、前記第２絶縁膜の上面が露出されるように前記キャッピング膜が形成された前記半導体基板の上面を平坦化させて第２金属膜パターン及びキャッピング膜パターンを形成する段階と、前記キャッピング膜パターンが形成された前記半導体基板を洗浄する段階を含むことができる。ここで、前記第２金属膜パターン及びキャッピング膜パターンを形成する段階は、ＣＭＰによって行われることが望ましい。前記第２金属膜としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜としてＴａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜とＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することができる。前記キャッピング膜としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。
【００１９】
本発明に係る半導体素子の製造方法において、前記第１金属配線及び第２金属配線を形成するために、前記下部絶縁膜内に第１及び第２トレンチを形成する。前記第１及び第２トレンチを完全に埋め込む第１金属膜を形成した後に、前記下部絶縁膜の上面が露出されるように前記第１金属膜の上面を平坦化させる。前記第１金属膜としてＣｕ膜を形成することが望ましい。前記第１金属膜を形成する前に、前記第１及び第２トレンチの内壁及び底面に第１障壁金属膜を形成することができる。
【００２０】
本発明に係る半導体素子の製造方法において、前記ダマシン配線構造及びコンタクトプラグを形成するために、前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面を露出させるビアトレンチを形成する。前記ビアトレンチの上部に前記第４及び第３絶縁膜を貫通する金属配線領域トレンチを形成する。前記第４及び第３絶縁膜を貫通して前記上部電極の上面を露出させるコンタクトホールを形成する。前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールを完全に埋め込む第３金属膜を形成した後に、前記第４絶縁膜の上面が露出されるように前記第３金属膜の上面を平坦化させる。前記第３金属膜としてＣｕ膜を形成することが望ましい。前記第３金属膜を形成する段階前に、前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールの内壁及び底面に第２障壁金属膜を形成する段階をさらに含むことができる。
【００２１】
本発明に係る半導体素子の製造方法において、前記第１絶縁膜及び第２絶縁膜を形成する段階前に、前記第２金属配線上にキャパシタ下部電極を形成する段階をさらに含むことができる。この時、前記第１絶縁膜及び第２絶縁膜は前記下部電極の上面を露出させるホール領域を有するように形成される。前記キャパシタ下部電極としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。
【００２２】
本発明によれば、キャパシタの上部電極を形成する段階で誘電膜を損傷させる恐れがない。そして、キャパシタを形成した後に、金属配線のために形成する絶縁膜をＣＭＰしなくても良い。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。従って、図中の要素の形状などはより明確な説明を強調するために誇張されており、図中同じ要素には同じ符号を使用した。また、ある層が他の層又は半導体基板の「上」にあると記載される場合、前記ある層は前記他の層又は半導体基板に直接的に接触して存在することもでき、または、それらの間に第３の層が介在されることもできる。
【００２４】
＜第１参考例＞
図３ないし図８は、本発明の第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【００２５】
図３を参照すれば、半導体基板９０上に下部絶縁膜１００を形成する。前記下部絶縁膜１００内に第１及び第２トレンチＴ１１，Ｔ１２を形成する。前記第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面に第１障壁金属膜１１２を形成する。前記第１障壁金属膜１１２としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。
【００２６】
前記第１障壁金属膜１１２は、後続工程で前記第１及び第２トレンチＴ１１，Ｔ１２に埋め込まれる第１金属膜の金属原子が前記下部絶縁膜１００内に拡散されることを防止する。
【００２７】
前記第１障壁金属膜１１２が形成された前記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込む第１金属膜を形成する。この時、前記第１金属膜としてＣｕ膜を形成することが望ましい。
【００２８】
これにはまず、前記第１障壁金属膜１１２が形成された前記第１及び第２トレンチＴ１１，Ｔ１２の内壁及び底面にＣｕ種子を形成する。
【００２９】
次に、前記第１及び第２トレンチＴ１１，Ｔ１２を完全に埋め込むＣｕ膜を電気メッキ法により形成する。前記下部絶縁膜１００の上面が露出されるように前記第１金属膜の上面をＣＭＰして平坦化させる。これにより、前記下部絶縁膜１００と段差無しに第１金属配線１１５及び第２金属配線１２０が形成される。
【００３０】
図４を参照すれば、前記第１金属配線１１５及び第２金属配線１２０が形成された前記半導体基板９０上に前記第２金属配線１２０の上面を露出させるホール領域Ｈ１を有する第１絶縁膜１２５及び第２絶縁膜１３０を順次に形成する。例えば、前記第１金属配線１１５及び第２金属配線１２０が形成された前記半導体基板９０上に第１絶縁膜１２５としてＳｉＮ膜又はＳｉＣ膜を形成する。前記第１絶縁膜１２５は前記第１金属配線１１５及び第２金属配線１２０内の金属原子が上部の絶縁膜に拡散されることを防止する。前記第１絶縁膜１２５上に第２絶縁膜１３０としては、ＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜またはＳｉＯＣ膜を形成する。例えば、ＴＥＯＳ膜はＴＥＯＳソースガスを用いた化学気相蒸着法（以下、ＣＶＤ）により形成することができる。ＰＥＯＸ膜はＳｉＨ４ガス、Ｎ２ガスなどを用いてプラズマ−ＣＶＤ法により形成することができる。ＳｉＯＦ膜はＳｉＨ４ガス、ＳｉＦ４ガス、Ｏ２ガス及びＡｒガスを用いてＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法により形成することができる。ＳｉＯＣ膜はトリメチルシラン（ＴＭＳ）などの有機ソースガスを用いてＣＶＤ法により形成することができる。
【００３１】
次に、前記第２金属配線１２０の上面が露出されるように前記第１絶縁膜１２５及び第２絶縁膜１３０をパターニングする。
【００３２】
図５を参照すれば、前記第２絶縁膜１３０の上面、前記ホール領域Ｈ１の内壁及び底面に誘電膜１３５を形成する。前記誘電膜１３５としてＳｉＮ膜又はＳｉＣ膜を形成する。ここで、ＳｉＮ膜又はＳｉＣ膜は単独で形成しても良く、所定の酸化膜と組み合わせてＳｉＮ膜及び酸化膜の２重膜、又はＳｉＣ膜と酸化膜との２重膜に形成しても良い。例えば、前記誘電膜１３５としては、ＳｉＮ膜とＳｉＯＣ膜との２重膜、ＳｉＮ膜とＴＥＯＳ膜との２重膜、ＳｉＮ膜とＰＥＯＸ膜との２重膜、ＳｉＣ膜とＳｉＯＣ膜との２重膜、ＳｉＣ膜とＴＥＯＳ膜との２重膜、またはＳｉＣ膜とＰＥＯＸ膜との２重膜を形成する。このように、誘電膜をＳｉＮ膜と酸化膜との２重膜又はＳｉＣ膜と酸化膜との２重膜に形成すれば、キャパシタの漏れ電流特性が改善される。
【００３３】
前記誘電膜１３５の厚さは所望のキャパシタの静電容量に合わせて調節する。
【００３４】
このように誘電膜１３５が形成された前記半導体基板９０上に前記ホール領域Ｈ１を完全に埋め込む第２金属膜１４０を形成する。前記第２金属膜１４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜１４０としては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することもできる。
【００３５】
図６を参照すれば、前記第２絶縁膜１３０の上面が露出されるように前記第２金属膜１４０が形成された前記半導体基板９０の上面を平坦化させる。この時、平坦化は、ＣＭＰによって行われることが望ましい。これにより、前記第２絶縁膜１３０の上面と段差無しに前記ホール領域Ｈ１を完全に埋め込むキャパシタ上部電極１４０ａが形成される。
【００３６】
前記平坦化段階を行う時、前記第２絶縁膜１３０の上面に形成された前記誘電膜１３５部分を完全に除去するので、前記誘電膜１３５は前記ホール領域Ｈ１の内壁及び底面にのみ残留する。前記第２絶縁膜１３０の上面に形成された前記誘電膜１３５部分を完全に除去することにより、前記キャパシタ上部電極１４０ａのほかには第２金属膜部分が図６の前記半導体基９０板に残留しない。
【００３７】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の第１参考例によれば、ＣＭＰによって前記上部電極１４０ａを形成するので、前記誘電膜１３５がプラズマによって損傷されるという問題が解決される。
【００３８】
次に、前記上部電極１４０ａが形成された前記半導体基板９０上に第３絶縁膜１４３及び第４絶縁膜１４５を順次に形成する。前記第３絶縁膜１４３としては、ＳｉＮ膜又はＳｉＣ膜を形成する。前記第４絶縁膜１４５としては、前記第２絶縁膜１３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。従来技術とは異なって、前記第２絶縁膜１３０の上面と段差無しに上部電極１４０ａを形成するので、前記第４絶縁膜１４５を別途に平坦化させる工程を行わなくても良い。
【００３９】
図７を参照すれば、前記第４絶縁膜１４５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を貫通して前記第１金属配線１１５の上面を露出させるビアトレンチＨ１１を形成する。前記ビアトレンチＨ１１の上部に前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通する金属配線領域トレンチＨ１２を形成する。
【００４０】
このためには、先ず、前記第３絶縁膜１４３に対する前記第４絶縁膜１４５のエッチング選択比があるエッチング工程により前記第４絶縁膜１４５をエッチングする。この時、前記第３絶縁膜１４３がエッチング終了点となる。次に、前記第３絶縁膜１４３までエッチングして金属配線領域トレンチＨ１２を完成する。このように、前記第３絶縁膜１４３はデュアルダマシン配線構造を形成するためのエッチング停止膜の機能が行えるように導入する膜である。
【００４１】
前記金属配線領域トレンチＨ１２を形成する間に、前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通して前記上部電極１４０ａの上面を露出させるコンタクトホールＨ１３も形成する。この参考例では、前記ビアトレンチＨ１１を形成した後に前記金属配線領域トレンチＨ１２を形成する方法について説明したが、前記金属配線領域トレンチＨ１２を形成した後に前記ビアトレンチＨ１１を形成しても構わない。
【００４２】
図８を参照すれば、前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３の内壁及び底面に第２障壁金属膜１４７を形成する。前記第２障壁金属膜１４７としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。前記第２障壁金属膜１４７は後続工程で前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３に埋め込まれる第３金属膜の金属原子が前記第４及び第２絶縁膜１４５、１３０内に拡散されることを防止する。
【００４３】
次に、前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３を完全に埋め込む第３金属膜を形成する。ここで、前記第３金属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ１１、金属配線領域トレンチＨ１２及びコンタクトホールＨ１３の内壁及び底面にＣｕ種子を形成した後に電気メッキ法によって形成することができる。次に、前記第４絶縁膜１４５の上面が露出されるようにＣＭＰ法により前記第３金属膜の上面を平坦化させる。これにより、前記第４絶縁膜１４５、第３絶縁膜１４３、第２絶縁膜１３０及び第１絶縁膜１２５を貫通して前記第１金属配線１１５の上面に接触するダマシン配線構造１５０と、前記第４絶縁膜１４５及び第３絶縁膜１４３を貫通して前記上部電極１４０ａの上面に接触するコンタクトプラグ１５５とが形成される。
【００４４】
＜第２参考例＞
図９ないし図１１は、本発明の第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この参考例において、前記第１参考例と同一の部分に対してはその説明を省略する。
【００４５】
図９を参照すれば、前記第１参考例の方法と同様にして、半導体基板１９０上の下部絶縁膜２００内に前記下部絶縁膜２００と段差無しに第１金属配線２１５及び第２金属配線２２０を形成する。参照番号２１２は第１障壁金属膜である。
【００４６】
次に、前記第２金属配線２２０の上面に接触するキャパシタ下部電極２２２を形成する。例えば、前記第１金属配線２１５及び第２金属配線２２０が形成された前記半導体基板１９０上にＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つの膜を形成してこれをパターニングする。
【００４７】
図１０を参照すれば、前記下部電極２２２の上面を露出させるホール領域Ｈ２を有する第１絶縁膜２２５及び第２絶縁膜２３０を順次に形成する。例えば、前記下部電極２２２が形成された前記半導体基板１９０上に第１絶縁膜２２５としてＳｉＮ膜又はＳｉＣ膜を形成する。前記第１絶縁膜２２５上に第２絶縁膜２３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳｉＯＣ膜を形成する。
【００４８】
次に、前記下部電極２２２の上面が露出されるように前記第１絶縁膜２２５及び第２絶縁膜２３０をパターニングする。
【００４９】
以降の工程段階は前記第１参考例と同一である。すなわち、図１１を参照すれば、前記第２絶縁膜２３０の上面、前記ホール領域Ｈ２の内壁及び底面に誘電膜２３５を形成する。前記誘電膜２３５が形成された前記半導体基板１９０上に前記ホール領域Ｈ２を完全に埋め込む第２金属膜を形成した後に、前記第２絶縁膜２３０の上面が露出されるように前記第２金属膜が形成された前記半導体基板１９０の上面を平坦化させる。これにより、前記第２絶縁膜２３０の上面と段差無しに前記ホール領域Ｈ２を完全に埋め込むキャパシタ上部電極２４０ａが形成される。
【００５０】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の参考例によれば、ＣＭＰによって前記上部電極２４０ａを形成するので、前記誘電膜２３５がプラズマによって損傷される問題が解決される。
【００５１】
次に、前記上部電極２４０ａが形成された前記半導体基板１９０上に第３絶縁膜２４３及び第４絶縁膜２４５を順次に形成する。従来の技術とは異なって、前記第２絶縁膜２３０の上面と段差無しに上部電極２４０ａを形成するので、前記第４絶縁膜２４５を別途に平坦化させる工程を行わなくても良い。
【００５２】
前記第４絶縁膜２４５、第３絶縁膜２４３、第２絶縁膜２３０及び第１絶縁膜２２５を貫通して前記第１金属配線２１５の上面に接触するダマシン配線構造２５０と、前記第４絶縁膜２４５及び第３絶縁膜２４３を貫通して前記上部電極２４０ａの上面に接触するコンタクトプラグ２５５とを形成する。参照番号２４７は第２障壁金属膜である。
【００５３】
前記第１参考例では、前記第２金属配線１２０がＭＩＭキャパシタの下部電極の役割をするため、別途の下部電極を形成しない。ところが、前記第１絶縁膜１２５及び第２絶縁膜１３０をパターニングする時に前記第２金属配線１２０の上面が損傷される恐れがある。このため、前記第２金属配線１２０の表面が粗くなったり、不純物が流入したり、デッィングされたりする問題が生じる場合にはＭＩＭキャパシタの性能の低下が招かれることがある。
【００５４】
従って、この参考例では、前記下部電極２２２を形成することにより、このような問題を解決する。下部電極はＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つの膜よりなるので、前記第１絶縁膜２２５及び第２絶縁膜２３０をパターニングする段階で上面が損傷される心配がほとんど無い。
【００５５】
＜第１実施の形態＞
図１２ないし図１９は、本発明の第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この実施形態において、前記第１参考例と同じ部分についてはその説明を省く。
【００５６】
図１２を参照すれば、前記第１参考例の方法と同様にして、半導体基板２９０上の下部絶縁膜３００内に前記下部絶縁膜３００と段差無しに第１金属配線３１５及び第２金属配線３２０を形成する。参照番号３１２は第１障壁金属膜である。前記第１金属配線３１５及び第２金属配線３２０が形成された前記半導体基板２９０上に前記第２金属配線３２０の上面を露出させるホール領域Ｈ３を有する第１絶縁膜３２５及び第２絶縁膜３３０を順次に形成する。
【００５７】
図１３を参照すれば、前記第２絶縁膜３３０の上面、前記ホール領域Ｈ３の内壁及び底面に誘電膜３３５を形成する。
【００５８】
前記誘電膜３３５が形成された前記半導体基板２９０上に前記ホール領域Ｈ３を完全には埋め込まない厚さに第２金属膜３４０を形成する。前記第２金属膜３４０としては、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。又、前記第２金属膜３４０としては、Ｔａ膜とＣｕ膜との２重膜、ＴａＮ膜とＣｕ膜との２重膜、及びＴａ膜、ＴａＮ膜とＣｕ膜との３重膜よりなる群から選ばれたいずれか一つを形成することができる。
【００５９】
この実施形態では、前記第２金属膜３４０のＣＭＰ量を減らすために、前記第１及び第２参考例とは異なって、前記第２金属膜３４０を薄く形成することが特徴である。ところで、前記第２金属膜３４０が前記ホール領域Ｈ３を完全に埋め込まないため、ＣＭＰ後に前記ホール領域Ｈ３内にＣＭＰスラリーが残留し易い。残留するＣＭＰスラリーを除去するためには洗浄工程を行わなければならないが、この時、上部電極となる前記第２金属膜３４０が損傷される恐れがある。
【００６０】
従って、この実施形態では、前記第２金属膜３４０を保護するためにキャッピング膜３４２を形成する。前記キャッピング膜３４２として前記第２絶縁膜３３０と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、又はＳｉＯＣ膜を形成する。前記キャッピング膜３４２は前記ホール領域Ｈ３を完全に埋め込むように形成しても良く、図１３のように、前記ホール領域Ｈ３を完全に埋め込まないように形成しても良い。
【００６１】
図１４を参照すれば、前記第２絶縁膜３３０の上面が露出されるように前記キャッピング膜３４２が形成された前記半導体基板２９０の上面を平坦化させる。これにより、前記誘電膜３３５が形成されたホール領域Ｈ３の内壁及び底面に前記ホール領域Ｈ３を完全には埋め込まない厚さにキャパシタ上部電極３４０ａ及びキャッピング膜パターン３４２ａが形成される。ここで、前記上部電極３４０ａ及びキャッピング膜パターン３４２ａを形成する段階は、ＣＭＰによって行われることが望ましい。前記キャッピング膜パターン３４２ａが前記ホール領域Ｈ３を完全に埋め込まない場合には、前述の通り、前記ホール領域Ｈ３内にＣＭＰスラリーＳが残留する恐れがある。
【００６２】
図１５を参照すれば、前記キャッピング膜パターン３４２ａが形成された前記半導体基板２９０を洗浄する。前記洗浄する段階は通常の方法に従い湿式エッチング法によって行う。前記ホール領域Ｈ３内に残留するＣＭＰスラリーＳが除去される間に、前記キャッピング膜パターン３４２ａそのものも次第にエッチングされるものの、エッチング液が前記上部電極３４０ａに侵入することを防止する。このため、前記上部電極３４０ａが損傷される恐れがない。
【００６３】
前記キャッピング膜パターン３４２ａ及び前記第２絶縁膜３３０は両方とも酸化膜系であるため、洗浄工程によって前記キャッピング膜パターン３４２ａがエッチングされる間に前記第２絶縁膜パターン３３０もエッチングされる。従って、前記第２絶縁膜パターン３３０が過度にエッチングされないようにエッチング時間を調節する。このため、前記キャッピング膜パターン３４２ａが完全に除去し切れずに、図１６の如く、洗浄後の前記半導体基板２９０から薄くなったキャッピング膜パターン３４２ｂが残留する場合もある。
【００６４】
従来の技術ではフォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の実施形態によれば、ＣＭＰによって前記上部電極３４０ａを形成するので、前記誘電膜３３５がプラズマによって損傷される問題が解決される。前記ＣＭＰ段階で使われるスラリーが前記ホール領域Ｈ３内に残留する場合、これを除去するための洗浄工程を行う時、前記キャッピング膜パターン３４２ａが前記上部電極３４０ａをエッチング液から保護するので、前記上部電極３４０ａが損傷される恐れがない。
【００６５】
図１７を参照すれば、前記上部電極３４０ａが形成された前記半導体基板２９０上に第３絶縁膜３４３及び第４絶縁膜３４５を形成する。前記第４絶縁膜３４５として前記第２絶縁膜３３０及びキャッピング膜３４２と同様にＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することができる。従来の技術とは異なって、前記第４絶縁膜３４５を別途に平坦化させる工程を行わない。すなわち、図１６の如く、前記第４絶縁膜３４５が前記ホール領域Ｈ３で段差を持っていても、前記第４絶縁膜３４５を平坦化させない。
【００６６】
図１８を参照すれば、前記第４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁膜３２５を貫通して前記第１金属配線３１５の上面を露出させるビアトレンチＨ３１を形成する。前記ビアトレンチＨ３１の上部に前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通する金属配線領域トレンチＨ３２を形成する。前記金属配線領域トレンチＨ３２を形成する間に、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上部電極３４０ａの上面を露出させるコンタクトホールＨ３３も形成する。
【００６７】
洗浄後の前記半導体基板２９０で薄くなったキャッピング膜パターン３４２ｂが残留するならば、前記コンタクトホールＨ３３は前記キャッピング膜パターン３４２ｂも貫通するように形成されるべきなのは当業者にとって容易に理解できるであろう。この実施の形態では、前記ビアトレンチＨ３１を形成した後に、前記金属配線領域トレンチＨ３２を形成する方法について説明したが、前記金属配線領域トレンチＨ３２を形成した後に前記ビアトレンチＨ３１を形成しても構わない。
【００６８】
図１９を参照すれば、前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３の内壁及び底面に第２障壁金属膜３４７を形成する。前記第２障壁金属膜３４７としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することができる。次に、前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３を完全に埋め込む第３金属膜を形成する。ここで、前記第３金属膜としてＣｕ膜を形成することが望ましい。前記Ｃｕ膜は前記ビアトレンチＨ３１、金属配線領域トレンチＨ３２及びコンタクトホールＨ３３の内壁及び底面にＣｕ種子を形成した後に電気メッキ法によって形成することができる。前記第４絶縁膜３４５の上面が露出されるように前記第３金属膜の上面をＣＭＰ法により平坦化させる。これにより、前記第４絶縁膜３４５、第３絶縁膜３４３、第２絶縁膜３３０及び第１絶縁膜３２５を貫通して前記第１金属配線３１５の上面に接触するダマシン配線構造３５０と、前記第４絶縁膜３４５及び第３絶縁膜３４３を貫通して前記上部電極３４０ａの上面に接触するコンタクトプラグ３５５が形成される。
【００６９】
＜第２実施の形態＞
図２０ないし図２２は、本発明の第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。この実施形態において、前記第１実施の形態と同じ部分に対してはその説明を省略する。
【００７０】
図２０を参照すれば、前記第１参考例の方法と同様にして、半導体基板３９０上の下部絶縁膜４００内に前記下部絶縁膜４００と段差無しに第１金属配線４１５及び第２金属配線４２０を形成する。参照番号４１２は第１障壁金属膜である。前記第２金属配線４２０の上面に接触するキャパシタ下部電極４２２を形成する。例えば、前記第１金属配線４１５及び第２金属配線４２０が形成された前記半導体基板３９０上にＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成してこれをパターニングする。
【００７１】
図２１を参照すれば、前記下部電極４２２の上面を露出させるホール領域Ｈ４を有する第１絶縁膜４２５及び第２絶縁膜４３０を順次に形成する。例えば、前記下部電極４２２が形成された前記半導体基板３９０上に第１絶縁膜４２５としてＳｉＮ膜又はＳｉＣ膜を形成することができる。前記第１絶縁膜４２５上に第２絶縁膜４３０としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、またはＳｉＯＣ膜を形成する。次に、前記下部電極４２２の上面が露出されるように前記第１絶縁膜４２５及び第２絶縁膜４３０をパターニングする。
【００７２】
以降の工程段階は前記第１実施の形態と同一である。すなわち、図２２を参照すれば、前記第２絶縁膜４３０の上面、前記ホール領域Ｈ４の内壁及び底面に誘電膜４３５を形成する。前記誘電膜４３５が形成された前記半導体基板３９０上に前記ホール領域Ｈ４を完全に埋め込まないほどの厚さに第２金属膜を形成する。前記第２金属膜を保護するためにキャッピング膜を形成する。前記第２絶縁膜４３０の上面が露出されるように前記キャッピング膜が形成された前記半導体基板３９０の上面を平坦化させる。
【００７３】
これにより、前記誘電膜４３５が形成されたホール領域Ｈ４の内壁及び底面に前記ホール領域Ｈ４を完全に埋め込まないほどの厚さにキャパシタ上部電極４４０ａ及びキャッピング膜パターンが形成される。洗浄工程を行い、前記ホール領域Ｈ４内に残留するＣＭＰスラリーを除去する。この時、ＣＭＰスラリーの除去は湿式エッチング法によるので、前記キャッピング膜パターンが除去される。図示はしていないが、前記キャッピング膜パターンは残留することもある。前記キャッピング膜パターンは前記上部電極４４０ａをエッチング液から保護する。
【００７４】
従来の技術では、フォトリソグラフィ工程により上部電極を形成するため、前記上部電極をパターニングする段階で下部の誘電膜がプラズマによって損傷されるという問題があった。しかし、本発明の実施形態によれば、ＣＭＰによって前記上部電極４４０ａを形成するので、前記誘電膜４３５がプラズマによって損傷される問題が解決される。
【００７５】
次に、前記上部電極４４０ａが形成された前記半導体基板３９０上に第３絶縁膜４３３及び第４絶縁膜４４５を順次に形成する。従来の技術とは異なって、前記第４絶縁膜４４５を別途に平坦化させる工程を行わない。前記第４絶縁膜４４５、第３絶縁膜４３３、第２絶縁膜４３０及び第１絶縁膜４２５を貫通して前記第１金属配線４１５の上面に接触するダマシン配線構造４５０と、前記第４絶縁膜４４５及び第３絶縁膜４３３を貫通して前記上部電極４４０ａの上面に接触するコンタクトプラグ４５５とを形成する。参照番号４４７は第２障壁金属膜である。
【００７６】
前記第１実施の形態では、前記第２金属配線３２０がＭＩＭキャパシタの下部電極の役割をするので、別途の下部電極を形成しない。ところが、前記第１絶縁膜３２５及び第２絶縁膜３３０をパターニングする段階で前記第２金属配線３２０の上面が損傷される恐れがある。このため、前記第２金属配線３２０の表面が粗くなったり、不純物が流入したり、あるいはディッシングされたりする問題が生じる場合にはＭＩＭキャパシタの性能の低下が招かれることがある。従って、この実施形態では、前記下部電極４２２を形成することにより、前述のような問題を前もって防止できる。
【００７７】
【発明の効果】
以上述べたように、本発明によれば、キャパシタの上部電極を形成する段階で誘電膜を損傷する恐れがない。これにより、エッチング工程による誘電膜表面の損傷を防止してキャパシタの性能の低下を防止することができる。
【００７８】
そして、キャパシタを形成した後、金属配線のために形成する絶縁膜をＣＭＰしなくても良い。これにより、全体的な半導体素子の製造工程が簡単になる。
【００７９】
さらに、ダマシン配線構造を形成するので、比抵抗がＡｌに比べて小さく、しかもエレクトロマイグレーション抵抗性にも優れているＣｕ配線構造を提供できる。これにより、配線の断面積が狭まって半導体素子の動作速度及び信頼性が維持可能になる。
【図面の簡単な説明】
【図１】 従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２】 従来のＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図３】 本発明の第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図４】 図３に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図５】 図４に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図６】 図５に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図７】 図６に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図８】 図７に続く、第１参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図９】 本発明の第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１０】 図９に続く、第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１１】 図１０に続く、第２参考例によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１２】 本発明の第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１３】 図１２に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１４】 図１３に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１５】 図１４に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１６】 図１５に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１７】 図１６に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１８】 図１７に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図１９】 図１８に続く、第１実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２０】 本発明の第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２１】 図２０に続く、第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【図２２】 図２１に続く、第２実施の形態によるＭＩＭキャパシタ及びダマシン配線構造を有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
９０ 半導体基板
１００ 下部絶縁膜
１１２ 第１障壁金属膜
１１５ 第１金属配線
１２０ 第２金属配線
１２５ 第１絶縁膜
１３０ 第２絶縁膜
１３５ 誘電膜
１４０ａ 上部電極
１４３ 第３絶縁膜
１４５ 第４絶縁膜
１４７ 第２障壁金属膜
１５０ ダマシン配線構造
１５５ コンタクトプラグ
Ｈ１１ ビアトレンチ
Ｈ１２ 金属配線領域トレンチ
Ｈ１３ コンタクトホール
Claims (20)
- 半導体基板上の下部絶縁膜内に第１金属配線及び第２金属配線を形成する段階と、
前記第１金属配線及び第２金属配線が形成された前記半導体基板上に前記第２金属配線の上面を露出させるホール領域を有する第１絶縁膜及び第２絶縁膜を順次に形成する段階と、
前記ホール領域の内壁及び底面に誘電膜を形成して前記第２絶縁膜の上面と段差無しに前記ホール領域を完全には埋め込まない厚さにキャパシタ上部電極を形成する段階と、
前記上部電極が形成された前記半導体基板上に第３絶縁膜及び第４絶縁膜を順次に形成する段階と、
前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面に接触するダマシン配線構造と、前記第４及び第３絶縁膜を貫通して前記上部電極の上面に接触するコンタクトプラグとを形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記第１金属配線及び第２金属配線を形成する段階は、
前記下部絶縁膜内に第１及び第２トレンチを形成する段階と、
前記第１及び第２トレンチを完全に埋め込む第１金属膜を形成する段階と、
前記下部絶縁膜の上面が露出されるように前記第１金属膜の上面を平坦化させる段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１金属膜としてＣｕ膜を形成することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記第１金属膜を形成する段階前に、
前記第１及び第２トレンチの内壁及び底面に第１障壁金属膜を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体素子の製造方法。 - 前記第１障壁金属膜としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記誘電膜としてＳｉＮ膜、ＳｉＣ膜、ＳｉＮ膜とＳｉＯＣ膜の２重膜、ＳｉＮ膜とＴＥＯＳ膜の２重膜、ＳｉＮ膜とＰＥＯＸ膜の２重膜、ＳｉＣ膜とＳｉＯＣ膜の２重膜、ＳｉＣ膜とＴＥＯＳ膜の２重膜、及びＳｉＣ膜とＰＥＯＸ膜の２重膜よりなる群から選ばれたいずれか一つを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記キャパシタ上部電極を形成する段階は、
前記第２絶縁膜の上面、前記ホール領域の内壁及び底面に誘電膜を形成する段階と、
前記誘電膜が形成された前記半導体基板上に前記ホール領域を完全には埋め込まない厚さに第２金属膜を形成する段階と、
前記第２金属膜が形成された前記半導体基板上にキャッピング膜を形成する段階と、
前記第２絶縁膜の上面が露出されるように前記キャッピング膜が形成された前記半導体基板の上面を平坦化させて第２金属膜パターン及びキャッピング膜パターンを形成する段階と、
前記キャッピング膜パターンが形成された前記半導体基板を洗浄する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第２金属膜パターン及びキャッピング膜パターンを形成する段階は、化学的機械的研磨により行われることを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記キャッピング膜としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜、及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記第２金属膜としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記第２金属膜としてＴａ膜とＣｕ膜の２重膜、ＴａＮ膜とＣｕ膜の２重膜、及びＴａ膜とＴａＮ膜とＣｕ膜の３重膜よりなる群から選ばれたいずれか一つを形成することを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記第１及び第３絶縁膜としてＳｉＮ膜又はＳｉＣ膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２及び第４絶縁膜としてＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＯＦ膜及びＳｉＯＣ膜よりなる群から選ばれたいずれか一つを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ダマシン配線構造及びコンタクトプラグを形成する段階は、
前記第４、第３、第２及び第１絶縁膜を貫通して前記第１金属配線の上面を露出させるビアトレンチ、前記ビアトレンチの上部に前記第４及び第３絶縁膜を貫通する金属配線領域トレンチ、及び前記第４及び第３絶縁膜を貫通して前記上部電極の上面を露出させるコンタクトホールを形成する段階と、
前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールを完全に埋め込む第３金属膜を形成する段階と、
前記第４絶縁膜の上面が露出されるように前記第３金属膜の上面を平坦化させる段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第３金属膜としてＣｕ膜を形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記第３金属膜を形成する段階前に、
前記ビアトレンチ、金属配線領域トレンチ及びコンタクトホールの内壁及び底面に第２障壁金属膜を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。 - 前記第２障壁金属膜としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
- 前記第１絶縁膜と第２絶縁膜を形成する段階前に、
前記第２金属配線上にキャパシタ下部電極を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１絶縁膜及び第２絶縁膜は、前記下部電極の上面を露出させるホール領域を有するように形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
- 前記キャパシタ下部電極としてＴａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜、及びこれらの組み合わせよりなる群から選ばれたいずれか一つを形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
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| US7112504B2 (en) * | 2003-10-28 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company | Method of forming metal-insulator-metal (MIM) capacitors at copper process |
| KR100555533B1 (ko) * | 2003-11-27 | 2006-03-03 | 삼성전자주식회사 | 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법 |
| KR100558493B1 (ko) * | 2003-12-03 | 2006-03-07 | 삼성전자주식회사 | 반도체 기억소자의 배선 형성방법 |
| KR100572828B1 (ko) * | 2003-12-31 | 2006-04-24 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 |
| US7115467B2 (en) * | 2004-07-30 | 2006-10-03 | Texas Instruments Incorporated | Metal insulator metal (MIM) capacitor fabrication with sidewall barrier removal aspect |
| US7250334B2 (en) * | 2004-07-31 | 2007-07-31 | Texas Instruments Incorporated | Metal insulator metal (MIM) capacitor fabrication with sidewall spacers and aluminum cap (ALCAP) top electrode |
| US7329948B2 (en) * | 2004-10-15 | 2008-02-12 | International Business Machines Corporation | Microelectronic devices and methods |
| KR100607763B1 (ko) * | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법 |
| KR100617060B1 (ko) | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| US7300840B2 (en) * | 2005-04-01 | 2007-11-27 | United Microelectronics Corp. | MIM capacitor structure and fabricating method thereof |
| JP4784142B2 (ja) * | 2005-04-27 | 2011-10-05 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
| US20060264042A1 (en) * | 2005-05-20 | 2006-11-23 | Texas Instruments, Incorporated | Interconnect structure including a silicon oxycarbonitride layer |
| JP2007067066A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| DE102005047111B3 (de) * | 2005-09-30 | 2007-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines MIM-Kondensators |
| KR100731138B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 형성방법 |
| DE102006001997B4 (de) * | 2006-01-16 | 2007-11-15 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
| US7422954B2 (en) * | 2006-03-14 | 2008-09-09 | United Microelectronics Corp. | Method for fabricating a capacitor structure |
| US20070232014A1 (en) * | 2006-04-03 | 2007-10-04 | Honeywell International Inc. | Method of fabricating a planar MIM capacitor |
| US7968967B2 (en) * | 2006-07-17 | 2011-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time-programmable anti-fuse formed using damascene process |
| KR100853092B1 (ko) * | 2006-08-29 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| KR100866687B1 (ko) * | 2006-11-27 | 2008-11-04 | 동부일렉트로닉스 주식회사 | 퓨즈를 갖는 반도체 소자의 제조 방법 |
| KR100806034B1 (ko) * | 2006-12-05 | 2008-02-26 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 |
| KR100824627B1 (ko) * | 2006-12-22 | 2008-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP5010939B2 (ja) * | 2007-02-19 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100929459B1 (ko) * | 2007-12-27 | 2009-12-02 | 주식회사 동부하이텍 | 반도체 소자의 캐패시터 및 그 제조방법 |
| JP2011181627A (ja) * | 2010-02-26 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US10546915B2 (en) * | 2017-12-26 | 2020-01-28 | International Business Machines Corporation | Buried MIM capacitor structure with landing pads |
| US11302773B2 (en) * | 2018-10-09 | 2022-04-12 | Qualcomm Incorporated | Back-end-of-line integrated metal-insulator-metal capacitor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025226A (en) * | 1998-01-15 | 2000-02-15 | International Business Machines Corporation | Method of forming a capacitor and a capacitor formed using the method |
| US6320244B1 (en) * | 1999-01-12 | 2001-11-20 | Agere Systems Guardian Corp. | Integrated circuit device having dual damascene capacitor |
| US6232197B1 (en) * | 1999-04-07 | 2001-05-15 | United Microelectronics Corp, | Metal-insulator-metal capacitor |
| JP2001036010A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| US6329234B1 (en) * | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| US6271084B1 (en) * | 2001-01-16 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process |
| US6338999B1 (en) * | 2001-06-15 | 2002-01-15 | Silicon Integrated Systems Corp. | Method for forming metal capacitors with a damascene process |
-
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