KR100442863B1 - 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법 - Google Patents

금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법 Download PDF

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Abstract

금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는, 반도체 기판 상의 하부 절연막 내에 하부 절연막과 단차가 없게 제1 금속 배선 및 제2 금속 배선을 형성한다. 제1 금속 배선 및 제2 금속 배선이 형성된 결과물 상에 제2 금속 배선의 상면을 노출시키는 홀 영역을 갖는 제1 절연막과 제2 절연막을 순차적으로 형성한다. 홀 영역의 내벽과 바닥에 유전막을 개재시켜 제2 절연막의 상면과 단차가 없게 홀 영역을 완전히 매립하는 커패시터 상부전극을 형성한다. 상부전극이 형성된 결과물 상에 제3 절연막 및 제4 절연막을 형성한다. 제4, 제3, 제2 및 제1 절연막을 관통하여 제1 금속 배선의 상면에 접하는 다마신 배선 구조와, 제4 및 제3 절연막을 관통하여 상부전극의 상면에 접하는 콘택 플러그를 형성한다.

Description

금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having metal-insulator-metal capacitor and damascene wiring structure}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속-절연체-금속(Metal-Insulator-Metal : 이하 "MIM") 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다.

반도체 소자의 고집적화에 따라, 금속 배선 공정은 반도체 소자의 성능과 신뢰성을 결정하는 데에 있어서, 점점 그 역할이 중요해지고 있다. 최근까지는 배선 재료로써 Al이 널리 사용되고 있다. Al은 비저항의 크기가 3∼4 μΩ㎝ 정도로 비교적 낮으며, 가공 공정이 용이하다는 장점이 있다. 그러나, 배선의 선폭이 감소하고 배선의 길이가 증가하면서, 배선 재료로써 Al보다 비저항이 더 낮은 물질이 요구된다.

여러 금속 중에서 Cu는 비저항이 1.7 μΩ㎝ 정도로 낮아서 초고속 집적 회로에서 Al을 대체할 배선 재료로 가장 유망하다. 그리고, Cu는 일렉트로마이그레이션(electromigration) 저항성이 우수한 장점도 있다. 따라서, Cu 배선을 형성하면 배선의 단면적이 감소하더라도 반도체 소자의 동작 속도 및 신뢰성을 유지할 수 있게 된다. 그런데, Cu 배선은 사진 식각 기술에 의하여 직접 패터닝하기는 어려우므로, Cu 배선을 형성하기 위하여 주로 듀얼 다마신(dual damascene) 공정을 이용하고 있다.

금속을 증착한 후에 사진 식각 기술에 의해 패터닝하고, 층간절연막을 형성하는 종래 방법과는 달리, 다마신 공정에서는 먼저 층간절연막을 형성한 다음, 금속 배선 영역 및 비아(via)에 해당하는 트렌치(trench)를 형성한 후에 금속을 채운다. 특히, 두 번의 사진 공정과 두 번의 식각 공정을 수행하여 금속 배선 영역 트렌치 및 비아 트렌치를 형성한 후, 금속 증착 및 화학적 기계적 연마(Chemical Mechanical Polishing : 이하 "CMP") 공정을 거쳐 금속 배선 영역과 비아를 형성하는 것을 듀얼 다마신 공정이라고 한다.

Cu 배선을 형성하기 위하여 듀얼 다마신 공정을 적용하게 되면, 금속 배선사이에 MIM 커패시터가 필요한 반도체 소자의 경우에 새로운 형성 방법이 요구된다.

도 1 및 도 2는 종래의 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

먼저 도 1을 참조하면, 반도체 기판(1) 상의 하부 절연막(10) 상에 상기 하부 절연막(10)과 단차가 없게 제1 금속 배선(15) 및 제2 금속 배선(20)을 형성한다. 상기 제1 금속 배선(15) 및 제2 금속 배선(20)이 형성된 결과물 상에 금속막을 형성한 다음, 이를 패터닝하여 상기 제2 금속 배선(20)의 상면에 접하는 커패시터 하부전극(25)을 형성한다. 상기 하부전극(25)이 형성된 결과물 상에 유전막(30)을 형성한다. 상기 유전막(30) 상에 다른 금속막을 형성한 다음, 이를 패터닝하여 상기 하부전극(25)과 대응되는 위치에 커패시터 상부전극(35)을 형성한다. 상기 상부전극(35)이 형성된 결과물 상에 층간절연막(40)을 형성한다.

도 2를 참조하면, 상기 층간절연막(40)의 상면을 CMP하여 평탄화한다. 다음에, 상기 층간절연막(40) 및 유전막(30)을 식각하여 상기 제1 금속 배선(15)의 상면을 노출시키는 비아홀(V1)을 형성한다. 상기 비아홀(V1)의 상부에 제1 트렌치(T1)를 형성하고, 상기 상부전극(35)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다음에, 상기 비아홀(V1)과 제1 및 제2 트렌치(T1, T2)에 Cu를 채워 넣고 CMP하여 다마신 배선 구조(45)와 콘택 플러그(50)를 형성한다.

그런데, 이와 같은 종래 방법은 다음과 같은 문제점들을 내포하고 있다.

첫째로, 상기 상부전극(35)을 형성하기 위하여 상기 다른 금속막을 패터닝하는 단계에서 상기 유전막(30)이 플라즈마에 의한 손상을 받을 수 있다. 이로 인해, MIM 커패시터의 성능이 저하되는 문제가 있다.

둘째로, 상기 하부전극(25)과 상부전극(35)의 두께만큼 발생된 단차를 줄이기 위하여 상기 층간절연막(40)의 상면을 CMP하는 단계가 필수적으로 도입되어야 한다. 즉, Cu 배선을 위한 Cu CMP와 함께 층간절연막 CMP가 추가적으로 도입되어야 한다.

본 발명이 이루고자 하는 기술적 과제는, 상부전극을 형성하는 과정에서 유전막을 손상시키지 않는 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는, 층간절연막의 CMP가 필요없는 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 제공하는 것이다.

도 1 및 도 2는 종래의 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 3 내지 도 8은 본 발명의 제1 실시예에 따른 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 9 내지 도 11은 본 발명의 제2 실시예에 따른 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 12 내지 도 19는 본 발명의 제3 실시예에 따른 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 20 내지 도 22는 본 발명의 제4 실시예에 따른 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100, 200, 300, 400 : 하부 절연막,

115, 215, 315, 415 : 제1 금속 배선,

120, 220, 320, 420 : 제2 금속 배선,

222, 422 : 하부전극,

125, 225, 325, 425 : 제1 절연막,

130, 230, 330, 430 : 제2 절연막,

135, 235, 335, 435 : 유전막,

140a, 240a, 340a, 440a : 상부전극,

143, 243, 343, 443 : 제3 절연막,

145, 245, 345, 445 : 제4 절연막,

150, 250, 350, 450 : 다마신 배선 구조,

155, 255, 355, 455 : 콘택 플러그

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법에서는, 반도체 기판 상의 하부 절연막 내에 상기 하부 절연막과 단차가 없게 제1 금속 배선 및 제2 금속 배선을 형성한다. 상기 제1 금속 배선 및 제2 금속 배선이 형성된 결과물 상에 상기 제2 금속 배선의 상면을 노출시키는 홀 영역을 갖는 제1 절연막과 제2 절연막을 순차적으로 형성한다. 상기 홀 영역의 내벽과 바닥에 유전막을 개재시켜 상기 제2 절연막의 상면과 단차가 없게 상기 홀 영역을 완전히 매립하는 커패시터 상부전극을 형성한다. 상기 상부전극이 형성된 결과물 상에 제3 절연막 및 제4 절연막을 순차적으로 형성한다. 상기 제4, 제3, 제2 및 제1 절연막을 관통하여 상기 제1 금속 배선의 상면에 접하는 다마신 배선 구조와, 상기 제4 및 제3 절연막을 관통하여 상기 상부전극의 상면에 접하는 콘택 플러그를 형성한다.

본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 커패시터 상부전극을 형성하는 단계는 상기 제2 절연막의 상면, 상기 홀 영역의 내벽과 바닥에 유전막을 형성하는 단계, 상기 유전막이 형성된 결과물 상에 상기 홀 영역을 완전히 매립하는 제2 금속막을 형성하는 단계, 및 상기 제2 절연막의 상면이 드러나도록 상기 제2 금속막이 형성된 결과물의 상면을 평탄화하는 단계를 포함할 수 있다. 여기서, 상기 제2 금속막의 상면을 평탄화하는 단계는 CMP에 의하여 행하는 것이 바람직하다. 상기 제2 금속막으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 대신에, 상기 제2 금속막으로서 Ta막과 Cu막의 이중막, TaN막과 Cu막의 이중막, 및 Ta막, TaN막과 Cu막의 삼중막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수도 있다.

본 발명에 따른 다른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법에서는, 반도체 기판 상의 하부 절연막 내에 상기 하부 절연막과 단차가 없게 제1 금속 배선 및 제2 금속 배선을 형성한다. 상기 제1 금속 배선 및 제2 금속 배선이 형성된 결과물 상에 상기 제2 금속 배선의 상면을 노출시키는 홀 영역을 갖는 제1 절연막과 제2 절연막을 순차적으로 형성한다. 상기 홀 영역의 내벽과 바닥에 유전막을 개재시켜 상기 제2 절연막의 상면과 단차가 없게 상기 홀 영역을 완전히 매립하지 않는 정도 두께의 커패시터 상부전극을 형성한다. 상기 상부전극이 형성된 결과물 상에 제3 절연막 및 제4 절연막을 순차적으로 형성한다. 상기 제4, 제3, 제2 및 제1 절연막을 관통하여 상기 제1 금속 배선의 상면에 접하는 다마신 배선 구조와, 상기 제4 및 제3 절연막을 관통하여 상기 상부전극의 상면에 접하는 콘택 플러그를 형성한다.

본 발명에 따른 다른 반도체 소자의 제조 방법에 있어서, 상기 커패시터 상부전극을 형성하는 단계는 상기 제2 절연막의 상면, 상기 홀 영역의 내벽과 바닥에 유전막을 형성하는 단계, 상기 유전막이 형성된 결과물 상에 상기 홀 영역을 완전히 매립하지 않는 정도 두께로 제2 금속막을 형성하는 단계, 상기 제2 금속막이 형성된 결과물 상에 캡핑막을 형성하는 단계, 상기 제2 절연막의 상면이 노출되도록 상기 캡핑막이 형성된 결과물의 상면을 평탄화하여 제2 금속막 패턴과 캡핑막 패턴을 형성하는 단계, 및 상기 캡핑막 패턴이 형성된 결과물을 세정하는 단계를 포함할 수 있다. 여기서, 상기 제2 금속막 패턴과 캡핑막 패턴을 형성하는 단계는 CMP에 의하여 행하는 것이 바람직하다. 상기 제2 금속막으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 대신에, 상기 제2 금속막으로서 Ta막과 Cu막의 이중막, TaN막과 Cu막의 이중막, 및 Ta막, TaN막과 Cu막의 삼중막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 상기 캡핑막으로서 TEOS막, PEOX막, SiOF막및 SiOC막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다.

본 발명에 따른 반도체 소자의 제조 방법들에 있어서, 상기 제1 금속 배선 및 제2 금속 배선을 형성하기 위하여, 상기 하부 절연막 내에 제1 및 제2 트렌치를 형성한다. 상기 제1 및 제2 트렌치를 완전히 매립하는 제1 금속막을 형성한 다음, 상기 하부 절연막의 상면이 드러나도록 상기 제1 금속막의 상면을 평탄화한다. 상기 제1 금속막으로서 Cu막을 형성하는 것이 바람직하다. 상기 제1 금속막을 형성하기 전에, 상기 제1 및 제2 트렌치의 내벽과 바닥에 제1 장벽 금속막을 형성할 수 있다.

본 발명에 따른 반도체 소자의 제조 방법들에 있어서, 상기 다마신 배선 구조와 콘택 플러그를 형성하기 위하여, 상기 제4, 제3, 제2 및 제1 절연막을 관통하여 상기 제1 금속 배선의 상면을 노출시키는 비아 트렌치를 형성한다. 상기 비아 트렌치 상부에 상기 제4 및 제3 절연막을 관통하는 금속 배선 영역 트렌치를 형성한다. 상기 제4 및 제3 절연막을 관통하여 상기 상부전극의 상면을 노출시키는 콘택홀을 형성한다. 상기 비아 트렌치, 금속 배선 영역 트렌치 및 콘택홀을 완전히 매립하는 제3 금속막을 형성한 다음, 상기 제4 절연막의 상면이 드러나도록 상기 제3 금속막의 상면을 평탄화한다. 상기 제3 금속막으로서 Cu막을 형성하는 것이 바람직하다. 상기 제3 금속막을 형성하는 단계 전에, 상기 비아 트렌치, 금속 배선 영역 트렌치 및 콘택홀의 내벽과 바닥에 제2 장벽 금속막을 형성하는 단계를 더 포함할 수 있다.

본 발명에 따른 반도체 소자의 제조 방법들에 있어서, 상기 제1 절연막과제2 절연막을 형성하는 단계 전에, 상기 제2 금속 배선 상에 커패시터 하부전극을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제1 절연막과 제2 절연막은 상기 하부전극의 상면을 노출시키는 홀 영역을 갖도록 형성된다. 상기 커패시터 하부전극으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다.

본 발명에 의하면, 종래와 달리 패터닝의 방법으로 커패시터의 상부전극을 형성하지 않으므로, 커패시터의 상부전극을 형성하는 과정에서 유전막을 손상시킬 염려가 없다. 그리고, 커패시터를 형성한 다음, 금속 배선을 위하여 형성하는 절연막을 CMP하지 않아도 된다.

이하 첨부한 도면들을 참조하면서 본 발명의 바람직한 실시예들을 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.

<제1 실시예>

도 3 내지 도 8은 본 발명의 제1 실시예에 따른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 3을 참조하면, 반도체 기판(90) 상에 하부 절연막(100)을 형성한다. 상기 하부 절연막(100) 내에 제1 및 제2 트렌치(T11, T12)를 형성한다. 상기 제1 및 제2 트렌치(T11, T12)의 내벽과 바닥에 제1 장벽 금속막(112)을 형성한다. 상기 제1 장벽 금속막(112)으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 상기 제1 장벽 금속막(112)은 후속 공정에서 상기 제1 및 제2 트렌치(T11, T12)에 매립되는 제1 금속막의 금속 원자가 상기 하부 절연막(100) 내로 확산되는 것을 방지한다. 상기 제1 장벽 금속막(112)이 형성된 상기 제1 및 제2 트렌치(T11, T12)를 완전히 매립하는 제1 금속막을 형성한다. 이 때, 상기 제1 금속막으로서 Cu막을 형성하는 것이 바람직하다. 먼저 상기 제1 장벽 금속막(112)이 형성된 상기 제1 및 제2 트렌치(T11, T12)의 내벽과 바닥에 Cu 종자(seed)를 형성한다. 다음에, 상기 제1 및 제2 트렌치(T11, T12)를 완전히 매립하는 Cu막을 전기 도금(electroplating)법에 의하여 형성한다. 상기 하부 절연막(100)의 상면이 드러나도록 상기 제1 금속막의 상면을 CMP로 평탄화한다. 이로써, 상기 하부 절연막(100)과 단차가 없는 제1 금속 배선(115) 및 제2 금속 배선(120)이 형성된다.

도 4를 참조하면, 상기 제1 금속 배선(115) 및 제2 금속 배선(120)이 형성된 결과물 상에 상기 제2 금속 배선(120)의 상면을 노출시키는 홀 영역(H1)을 갖는 제1절연막(125)과 제2 절연막(130)을 순차적으로 형성한다. 예를 들어, 상기 제1 금속 배선(115) 및 제2 금속 배선(120)이 형성된 결과물 상에 제1 절연막(125)으로서 SiN막 또는 SiC막을 형성한다. 상기 제1 절연막(125)은 상기 제1 금속 배선(115) 및 제2 금속 배선(120) 내의 금속 원자가 상부의 절연막으로 확산되는 것을 방지한다. 상기 제1 절연막(125) 상에 제2 절연막(130)으로서 TEOS막, PEOX막, SiOF막 또는 SiOC막을 형성한다. 예를 들어, TEOS막은 TEOS 소스 가스를 이용한 화학적 기상 증착법(Chemical Vapor Deposition : 이하 "CVD")에 의하여 형성할 수 있다. PEOX막은 SiH4가스, N2가스 등을 이용하여 Plasma-CVD에 의해 형성할 수 있다. SiOF막은 SiH4가스, SiF4가스, O2가스 및 Ar 가스를 이용한 HDP(High Density Plasma)-CVD에 의하여 형성할 수 있다. SiOC막은 TMS(Tri-Methyl Silane) 등의 유기 소스 가스를 이용하여 CVD에 의해 형성할 수 있다. 다음에, 상기 제2 금속 배선(120)의 상면이 노출되도록 상기 제1 절연막(125)과 제2 절연막(130)을 패터닝한다.

도 5를 참조하면, 상기 제2 절연막(130)의 상면, 상기 홀 영역(H1)의 내벽과 바닥에 유전막(135)을 형성한다. 상기 유전막(135)으로서 SiN막 또는 SiC막을 형성한다. 여기서, SiN막 또는 SiC막은 단독으로 형성될 수도 있으며, 소정의 산화막과 조합하여 SiN막과 산화막의 이중막, 또는 SiC막과 산화막의 이중막으로 형성될 수 있다. 예를 들어, 상기 유전막(135)으로서 SiN막과 SiOC막의 이중막, SiN막과 TEOS막의 이중막, SiN막과 PEOX막의 이중막, SiC막과 SiOC막의 이중막, SiC막과 TEOS막의 이중막, 또는 SiC막과 PEOX막의 이중막 등으로 형성할 수 있다. 이처럼, 유전막을 SiN막과 산화막의 이중막 또는 SiC막과 산화막의 이중막으로 형성하면 커패시터의 누설 전류 특성이 개선될 수 있다.

상기 유전막(135)의 두께는 소망하는 커패시터의 정전 용량에 맞게 조절한다. 상기 유전막(135)이 형성된 결과물 상에 상기 홀 영역(H1)을 완전히 매립하는 제2 금속막(140)을 형성한다. 상기 제2 금속막(140)으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 대신에, 상기 제2 금속막(140)으로서 Ta막과 Cu막의 이중막, TaN막과 Cu막의 이중막, 및 Ta막, TaN막과 Cu막의 삼중막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수도 있다.

도 6을 참조하면, 상기 제2 절연막(130)의 상면이 드러나도록 상기 제2 금속막(140)이 형성된 결과물의 상면을 평탄화한다. 이 때, CMP에 의하여 행하는 것이 바람직하다. 이로써, 상기 제2 절연막(130)의 상면과 단차가 없게 상기 홀 영역(H1)을 완전히 매립하는 커패시터 상부전극(140a)이 형성된다. 상기 평탄화 단계 수행시, 상기 제2 절연막(130)의 상면에 형성된 상기 유전막(135) 부분을 완전히 제거하므로, 상기 유전막(135)은 상기 홀 영역(H1)의 내벽과 바닥에만 잔류한다. 상기 제2 절연막(130)의 상면에 형성된 상기 유전막(135) 부분을 완전히 제거함으로써, 상기 커패시터 상부전극(140a) 이외에는 제2 금속막 부분이 도 6의 결과물에 잔류하지 않는다.

종래 기술에서는 사진 식각 공정으로 상부전극을 형성하기 때문에, 상기 상부전극을 패터닝하는 단계에서 하부의 유전막이 플라즈마에 의한 손상을 받는 문제가 있었다. 그러나, 본 발명의 실시예에 따르면 CMP에 의하여 상기 상부전극(140a)을 형성한다. 종래처럼 플라즈마를 이용한 패터닝으로 상부전극을 형성하는 것이 아니므로, 본 발명에 의하면, 상부전극(140a)을 형성하는 과정에서 상기 유전막(135)이 플라즈마에 의한 손상을 받을 염려가 없다.

다음, 상기 상부전극(140a)이 형성된 결과물 상에 제3 절연막(143) 및 제4 절연막(145)을 순차적으로 형성한다. 상기 제3 절연막(143)으로서 SiN막 또는 SiC막을 형성한다. 상기 제4 절연막(145)으로서 상기 제2 절연막(130)과 마찬가지로 TEOS막, PEOX막, SiOF막 및 SiOC막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 종래 기술에서와 달리, 상기 제2 절연막(130)의 상면과 단차가 없는 상부전극(140a)을 형성하므로, 상기 제4 절연막(145)을 별도로 평탄화하는 공정을 수행할 필요가 없다.

도 7을 참조하면, 상기 제4 절연막(145), 제3 절연막(143), 제2 절연막(130) 및 제1 절연막(125)을 관통하여 상기 제1 금속 배선(115)의 상면을 노출시키는 비아 트렌치(H11)를 형성한다. 상기 비아 트렌치(H11) 상부에 상기 제4 절연막(145) 및 제3 절연막(143)을 관통하는 금속 배선 영역 트렌치(H12)를 형성한다. 이를 위해서는, 먼저 상기 제3 절연막(143)에 대한 상기 제4 절연막(145)의 식각선택비가 있는 식각 공정에 의하여 상기 제4 절연막(145)을 식각한다. 이 때, 상기 제3 절연막(143)이 식각종말점이 된다. 다음에, 상기 제3 절연막(143)까지 식각하여 금속 배선 영역 트렌치(H12)를 완성한다. 이처럼, 상기 제3 절연막(143)은 듀얼 다마신 배선 구조를 형성하기 위한 식각정지막의 기능을 할 수 있도록 도입하는 막이다.

상기 금속 배선 영역 트렌치(H12)를 형성하는 동안에, 상기 제4 절연막(145) 및 제3 절연막(143)을 관통하여 상기 상부전극(140a)의 상면을 노출시키는 콘택홀(H13)도 형성한다. 본 실시예에서는 상기 비아 트렌치(H11)를 형성한 후에 상기 금속 배선 영역 트렌치(H12)를 형성하는 방법을 설명하였으나, 상기 금속 배선 영역 트렌치(H12)를 형성한 후에 상기 비아 트렌치(H11)를 형성하여도 무방하다.

도 8을 참조하면, 상기 비아 트렌치(H11), 금속 배선 영역 트렌치(H12) 및 콘택홀(H13)의 내벽과 바닥에 제2 장벽 금속막(147)을 형성한다. 상기 제2 장벽 금속막(147)으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 상기 제2 장벽 금속막(147)은 후속 공정에서 상기 비아 트렌치(H11), 금속 배선 영역 트렌치(H12) 및 콘택홀(H13)에 매립되는 제3 금속막의 금속 원자가 상기 제4 및 제2 절연막(145, 130) 내로 확산되는 것을 방지한다.

다음에, 상기 비아 트렌치(H11), 금속 배선 영역 트렌치(H12) 및 콘택홀(H13)을 완전히 매립하는 제3 금속막을 형성한다. 여기서, 상기 제3 금속막으로서 Cu막을 형성하는 것이 바람직하다. 상기 Cu막은 상기 비아 트렌치(H11), 금속 배선 영역 트렌치(H12) 및 콘택홀(H13)의 내벽과 바닥에 Cu 종자를 형성한 후에 전기 도금법에 의하여 형성할 수 있다. 다음에, 상기 제4 절연막(145)의 상면이 드러나도록 CMP 등의 방법으로 상기 제3 금속막의 상면을 평탄화한다. 이로써, 상기 제4 절연막(145), 제3 절연막(143), 제2 절연막(130) 및 제1 절연막(125)을 관통하여 상기 제1 금속 배선(115)의 상면에 접하는 다마신 배선 구조(150)와, 상기 제4 절연막(145) 및 제3 절연막(143)을 관통하여 상기 상부전극(140a)의 상면에 접하는 콘택 플러그(155)가 형성된다.

<제2 실시예>

도 9 내지 도 11은 본 발명의 제2 실시예에 따른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서 설명을 생략하는 부분은 상기 제1 실시예에서와 동일하다.

도 9를 참조하면, 상기 제1 실시예에서와 동일한 방법으로, 반도체 기판(190) 상의 하부 절연막(200) 내에 상기 하부 절연막(200)과 단차가 없는 제1 금속 배선(215) 및 제2 금속 배선(220)을 형성한다. 참조 번호 212는 제1 장벽 금속막이다. 다음에, 상기 제2 금속 배선(220)의 상면에 접하는 커패시터 하부전극(222)을 형성한다. 예를 들어, 상기 제1 금속 배선(215) 및 제2 금속 배선(220)이 형성된 결과물 상에 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나의 막을 형성하고 이를 패터닝한다.

도 10을 참조하면, 상기 하부전극(222)의 상면을 노출시키는 홀 영역(H2)을 갖는 제1 절연막(225)과 제2 절연막(230)을 순차적으로 형성한다. 예를 들어, 상기 하부전극(222)이 형성된 결과물 상에 제1 절연막(225)으로서 SiN막 또는 SiC막을 형성한다. 상기 제1 절연막(225) 상에 제2 절연막(230)으로서 TEOS막, PEOX막, SiOF막 또는 SiOC막을 형성한다. 다음에, 상기 하부전극(222)의 상면이 노출되도록 상기 제1 절연막(225)과 제2 절연막(230)을 패터닝한다.

이후의 공정 단계는 상기 제1 실시예에서와 동일하다. 즉, 도 11을 참조하면, 상기 제2 절연막(230)의 상면, 상기 홀 영역(H2)의 내벽과 바닥에 유전막(235)을 형성한다. 상기 유전막(235)이 형성된 결과물 상에 상기 홀 영역(H2)을 완전히 매립하는 제2 금속막을 형성한 다음, 상기 제2 절연막(230)의 상면이 드러나도록 상기 제2 금속막이 형성된 결과물의 상면을 평탄화한다. 이로써, 상기 제2 절연막(230)의 상면과 단차가 없게 상기 홀 영역(H2)을 완전히 매립하는 커패시터 상부전극(240a)이 형성된다.

종래 기술에서는 사진 식각 공정으로 상부전극을 형성하기 때문에, 상기 상부전극을 패터닝하는 단계에서 하부의 유전막이 플라즈마에 의한 손상을 받는 문제가 있었다. 그러나, 본 발명의 실시예에 따르면, 플라즈마를 이용한 패터닝 대신에 CMP에 의하여 상기 상부전극(240a)을 형성하므로, 상기 유전막(235)이 상부전극(240a)을 형성하는 과정에서 플라즈마에 의한 손상을 받을 염려가 없다.

다음, 상기 상부전극(240a)이 형성된 결과물 상에 제3 절연막(243) 및 제4 절연막(245)을 순차적으로 형성한다. 종래 기술에서와 달리, 상기 제2 절연막(230)의 상면과 단차가 없는 상부전극(240a)을 형성하므로, 상기 제4 절연막(245)을 별도로 평탄화하는 공정을 수행할 필요가 없다.

상기 제4 절연막(245), 제3 절연막(243), 제2 절연막(230) 및 제1 절연막(225)을 관통하여 상기 제1 금속 배선(215)의 상면에 접하는 다마신 배선 구조(250)와, 상기 제4 절연막(245) 및 제3 절연막(243)을 관통하여 상기 상부전극(240a)의 상면에 접하는 콘택 플러그(255)를 형성한다. 참조 번호 247은 제2 장벽 금속막이다.

상기 제1 실시예에서는 상기 제2 금속 배선(120)이 MIM 커패시터의 하부전극 역할을 하므로 별도의 하부전극을 형성하지 않는다. 그런데, 상기 제1 절연막(125)과 제2 절연막(130)을 패터닝할 때 상기 제2 금속 배선(120)의 상면이 손상될 수 있다. 이 때문에, 상기 제2 금속 배선(120)의 표면이 거칠어지거나, 불순물이 유입되거나, 디슁(dishing)되는 문제가 발생하는 경우에는 MIM 커패시터의 성능 저하를 초래할 수도 있다.

따라서, 본 실시예에서는 상기 하부전극(222)을 형성함으로써, 이러한 문제를 해결한다. 하부전극은 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나의 막으로 이루어지므로, 상기 제1 절연막(225)과 제2 절연막(230)을 패터닝하는 단계에서 상면이 손상될 염려가 적다.

<제3 실시예>

도 12 내지 도 19는 본 발명의 제3 실시예에 따른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서 설명을 생략하는 부분은 상기 제1 실시예에서와 동일하다.

도 12를 참조하면, 상기 제1 실시예에서와 동일한 방법으로, 반도체 기판(290) 상의 하부 절연막(300) 내에 상기 하부 절연막(300)과 단차가 없는 제1 금속 배선(315) 및 제2 금속 배선(320)을 형성한다. 참조 번호 312는 제1 장벽 금속막이다. 상기 제1 금속 배선(315) 및 제2 금속 배선(320)이 형성된 결과물 상에 상기 제2 금속 배선(320)의 상면을 노출시키는 홀 영역(H3)을 갖는 제1 절연막(325)과 제2 절연막(330)을 순차적으로 형성한다.

도 13을 참조하면, 상기 제2 절연막(330)의 상면, 상기 홀 영역(H3)의 내벽과 바닥에 유전막(335)을 형성한다. 상기 유전막(335)이 형성된 결과물 상에 상기 홀 영역(H3)을 완전히 매립하지 않는 정도 두께로 제2 금속막(340)을 형성한다. 상기 제2 금속막(340)으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 대신에, 상기 제2 금속막(340)으로서 Ta막과 Cu막의 이중막, TaN막과 Cu막의 이중막, 및 Ta막, TaN막과 Cu막의 삼중막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다.

본 실시예에서는 상기 제2 금속막(340)의 CMP량을 줄이기 위하여 상기 제1및 제2 실시예에서와는 달리 상기 제2 금속막(340)을 얇게 형성하는 것이 특징이다. 그런데, 상기 제2 금속막(340)이 상기 홀 영역(H3)을 완전히 매립하지 않기 때문에 CMP 후에 상기 홀 영역(H3) 내에 CMP 슬러리가 잔류하기 쉽다. 잔류하는 CMP 슬러리를 제거하기 위해서는 세정 공정을 수행해야 하는데, 이 때에 상부전극이 될 상기 제2 금속막(340)이 손상될 수도 있다.

따라서, 본 실시예에서는 상기 제2 금속막(340)을 보호하기 위하여 캡핑막(342)을 형성한다. 상기 캡핑막(342)으로서 상기 제2 절연막(330)과 마찬가지로 TEOS막, PEOX막, SiOF막 또는 SiOC막을 형성한다. 상기 캡핑막(342)은 상기 홀 영역(H3)을 완전히 매립하도록 형성될 수도 있고, 도 13에서와 같이 상기 홀 영역(H3)을 완전히 매립하지 않도록 형성될 수도 있다.

도 14를 참조하면, 상기 제2 절연막(330)의 상면이 노출되도록 상기 캡핑막(342)이 형성된 결과물의 상면을 평탄화한다. 이로써, 상기 유전막(335)이 형성된 홀 영역(H3)의 내벽과 바닥에 상기 홀 영역(H3)을 완전히 매립하지 않는 정도 두께의 커패시터 상부전극(340a)과 캡핑막 패턴(342a)이 형성된다. 여기서, 상기 상부전극(340a)과 캡핑막 패턴(342a)을 형성하는 단계는 CMP에 의하여 행하는 것이 바람직하다. 상기 캡핑막 패턴(342a)이 상기 홀 영역(H3)이 완전히 채우지 않는 경우에는 이미 언급한 바와 같이, 상기 홀 영역(H3) 내에 CMP 슬러리(S)가 잔류할 수 있다.

도 15를 참조하면, 상기 캡핑막 패턴(342a)이 형성된 결과물을 세정한다. 상기 세정하는 단계는 통상의 방법대로 습식 식각법에 의하여 행한다. 상기 홀 영역(H3) 내에 잔류하는 CMP 슬러리(S)가 제거되는 동안, 상기 캡핑막 패턴(342a) 자신도 차츰 식각되지만 식각액이 상기 상부전극(340a)으로 침투되는 것을 방지한다. 따라서, 상기 상부전극(340a)이 손상될 염려가 없다.

상기 캡핑막 패턴(342a)과 상기 제2 절연막(330)은 동일한 산화막 계열이므로, 세정 공정에 의하여 상기 캡핑막 패턴(342a)이 식각되는 동안 상기 제2 절연막 패턴(330)도 식각된다. 따라서, 상기 제2 절연막 패턴(330)이 과도하게 식각되지 않도록 식각 시간을 조절한다. 이 때문에, 상기 캡핑막 패턴(342a)이 완전히 제거되지 않아 도 16에서와 같이, 세정 후의 결과물에서 두께가 얇아진 캡핑막 패턴(342b)이 잔류할 수도 있다.

종래 기술에서는 사진 식각 공정으로 상부전극을 형성하기 때문에, 상기 상부전극을 패터닝하는 단계에서 하부의 유전막이 플라즈마에 의한 손상을 받는 문제가 있었다. 그러나, 본 발명의 실시예에 따르면, 플라즈마를 이용하는 패터닝 대신에 CMP에 의하여 상기 상부전극(340a)을 형성하므로, 상기 상부전극(340a)을 형성하는 과정에서 상기 유전막(335)이 플라즈마에 의한 손상을 받는 문제가 해결된다. 상기 CMP 단계에서 사용되는 슬러리가 상기 홀 영역(H3) 내에 잔류하게 되는 경우, 이를 제거하기 위한 세정 공정 진행시 상기 캡핑막 패턴(342a)이 상기 상부전극(340a)을 식각액으로부터 보호하기 때문에 상기 상부전극(340a)이 손상될 염려가 없다.

도 17을 참조하면, 상기 상부전극(340a)이 형성된 결과물 상에 제3 절연막(343) 및 제4 절연막(345)을 형성한다. 상기 제4 절연막(345)으로서 상기 제2 절연막(330) 및 캡핑막(342)과 마찬가지로 TEOS막, PEOX막, SiOF막 및 SiOC막으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 종래 기술에서와 달리, 상기 제4 절연막(345)을 별도로 평탄화하는 공정을 수행하지 않는다. 즉, 도 16에서와 같이, 상기 제4 절연막(345)이 상기 홀 영역(H3)에서 단차를 갖고 있더라도 상기 제4 절연막(345)을 평탄화하지 않는다.

도 18을 참조하면, 상기 제4 절연막(345), 제3 절연막(343), 제2 절연막(330) 및 제1 절연막(325)을 관통하여 상기 제1 금속 배선(315)의 상면을 노출시키는 비아 트렌치(H31)를 형성한다. 상기 비아 트렌치(H31) 상부에 상기 제4 절연막(345) 및 제3 절연막(343)을 관통하는 금속 배선 영역 트렌치(H32)를 형성한다. 상기 금속 배선 영역 트렌치(H32)를 형성하는 동안에, 상기 제4 절연막(345) 및 제3 절연막(343)을 관통하여 상기 상부전극(340a)의 상면을 노출시키는 콘택홀(H33)도 형성한다. 세정 후의 결과물에서 두께가 얇아진 캡핑막 패턴(342b)이 잔류하는 경우라면, 상기 콘택홀(H33)은 상기 캡핑막 패턴(342a)도 관통하도록 형성되어야 함은 당 분야에서 통상의 지식을 가진 자라면 쉽게 알 수 있을 것이다. 본 실시예에서는 상기 비아 트렌치(H31)를 형성한 다음, 상기 금속 배선 영역 트렌치(H32)를 형성하는 방법을 설명하였으나, 상기 금속 배선 영역 트렌치(H32)를 형성한 후에 상기 비아 트렌치(H31)를 형성하여도 무방하다.

도 19를 참조하면, 상기 비아 트렌치(H31), 금속 배선 영역 트렌치(H32) 및 콘택홀(H33)의 내벽과 바닥에 제2 장벽 금속막(347)을 형성한다. 상기 제2 장벽 금속막(347)으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성할 수 있다. 다음에, 상기 비아 트렌치(H31), 금속 배선 영역 트렌치(H32) 및 콘택홀(H33)을 완전히 매립하는 제3 금속막을 형성한다. 여기서, 상기 제3 금속막으로서 Cu막을 형성하는 것이 바람직하다. 상기 Cu막은 상기 비아 트렌치(H31), 금속 배선 영역 트렌치(H32) 및 콘택홀(H33)의 내벽과 바닥에 Cu 종자를 형성한 후에 전기 도금법에 의하여 형성할 수 있다. 상기 제4 절연막(345)의 상면이 드러나도록 상기 제3 금속막의 상면을 CMP 등의 방법으로 평탄화한다. 이로써, 상기 제4 절연막(345), 제3 절연막(343), 제2 절연막(330) 및 제1 절연막(325)을 관통하여 상기 제1 금속 배선(315)의 상면에 접하는 다마신 배선 구조(350)와, 상기 제4 절연막(345) 및 제3 절연막(343)을 관통하여 상기 상부전극(340a)의 상면에 접하는 콘택 플러그(355)가 형성된다.

<제4 실시예>

도 20 내지 도 22는 본 발명의 제4 실시예에 따른 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서 설명을 생략하는 부분은 상기 제3 실시예에서와 동일하다.

도 20을 참조하면, 상기 제1 실시예에서와 동일한 방법으로, 반도체 기판(390) 상의 하부 절연막(400) 내에 상기 하부 절연막(400)과 단차가 없는 제1 금속 배선(415) 및 제2 금속 배선(420)을 형성한다. 참조 번호 412는 제1 장벽 금속막이다. 상기 제2 금속 배선(420)의 상면에 접하는 커패시터 하부전극(422)을 형성한다. 예를 들어, 상기 제1 금속 배선(415) 및 제2 금속 배선(420)이 형성된 결과물 상에 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하고 이를 패터닝한다.

도 21을 참조하면, 상기 하부전극(422)의 상면을 노출시키는 홀 영역(H4)을 갖는 제1 절연막(425)과 제2 절연막(430)을 순차적으로 형성한다. 예를 들어, 상기 하부전극(422)이 형성된 결과물 상에 제1 절연막(425)으로서 SiN막 또는 SiC막을 형성할 수 있다. 상기 제1 절연막(425) 상에 제2 절연막(430)으로서 TEOS막, PEOX막, SiOF막 또는 SiOC막을 형성한다. 다음에, 상기 하부전극(422)의 상면이 노출되도록 상기 제1 절연막(425)과 제2 절연막(430)을 패터닝한다.

이후의 공정 단계는 상기 제3 실시예에서와 동일하다. 즉, 도 22를 참조하면, 상기 제2 절연막(430)의 상면, 상기 홀 영역(H4)의 내벽과 바닥에 유전막(435)을 형성한다. 상기 유전막(435)이 형성된 결과물 상에 상기 홀 영역(H4)을 완전히 매립하지 않는 정도 두께로 제2 금속막을 형성한다. 상기 제2 금속막을 보호하기 위하여 캡핑막을 형성한다. 상기 제2 절연막(430)의 상면이 노출되도록 상기 캡핑막이 형성된 결과물의 상면을 평탄화한다. 이로써, 상기 유전막(435)이 형성된 홀영역(H4)의 내벽과 바닥에 상기 홀 영역(H4)을 완전히 매립하지 않는 정도 두께의 커패시터 상부전극(440a)과 캡핑막 패턴이 형성된다. 세정 공정을 진행하여 상기 홀 영역(H4) 내에 잔류할 수도 있는 CMP 슬러리를 제거한다. 이 때, 습식 식각법에 의하므로 상기 캡핑막 패턴이 제거된다. 도면에 도시하지는 않았으나, 상기 캡핑막 패턴은 잔류할 수도 있다. 상기 캡핑막 패턴은 상기 상부전극(440a)을 식각액으로부터 보호한다.

종래 기술에서는 사진 식각 공정으로 상부전극을 형성하기 때문에, 상기 상부전극을 패터닝하는 단계에서 하부의 유전막이 플라즈마에 의한 손상을 받는 문제가 있었다. 그러나, 본 발명의 실시예에 따르면, 플라즈마를 이용하는 패터닝 대신에 CMP에 의하여 상기 상부전극(440a)을 형성하므로, 상기 상부전극(440a)을 형성하는 과정에서 상기 유전막(435)이 플라즈마에 의한 손상을 받는 문제가 해결된다.

다음, 상기 상부전극(440a)이 형성된 결과물 상에 제3 절연막(433) 및 제4 절연막(445)을 순차적으로 형성한다. 종래 기술에서와 달리, 상기 제4 절연막(445)을 별도로 평탄화하는 공정을 수행하지 않는다. 상기 제4 절연막(445), 제3 절연막(433), 제2 절연막(430) 및 제1 절연막(425)을 관통하여 상기 제1 금속 배선(415)의 상면에 접하는 다마신 배선 구조(450)와, 상기 제4 절연막(445) 및 제3 절연막(433)을 관통하여 상기 상부전극(440a)의 상면에 접하는 콘택 플러그(455)를 형성한다. 참조 번호 447은 제2 장벽 금속막이다.

상기 제3 실시예에서는 상기 제2 금속 배선(320)이 MIM 커패시터의 하부전극역할을 하므로 별도의 하부전극을 형성하지 않는다. 그런데, 상기 제1 절연막(325)과 제2 절연막(330)을 패터닝하는 단계에서 상기 제2 금속 배선(320)의 상면이 손상될 수 있다. 이 때문에, 상기 제2 금속 배선(320)의 표면이 거칠어지거나, 불순물이 유입되거나, 디슁되는 문제가 발생하는 경우에는 MIM 커패시터의 성능 저하를 초래할 수도 있다. 따라서, 본 실시예에서는 상기 하부전극(422)을 형성함으로써, 상기한 바와 같은 문제를 예방할 수 있다.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.

상술한 본 발명에 따르면, 커패시터의 상부전극을 형성하는 과정에서 플라즈마를 이용하지 않기 때문에, 플라즈마를 이용하는 종래에 비하여 유전막을 손상시킬 염려가 적다. 따라서, 식각 공정에 의한 유전막 표면 데미지를 방지하여 커패시터의 성능 저하를 방지할 수 있다.

그리고, 커패시터를 형성한 다음, 금속 배선을 위하여 형성하는 절연막을 CMP하지 않아도 된다. 따라서, 절연막 CMP 공정이 생략된다.

또한, 다마신 배선 구조를 형성하므로 비저항이 Al에 비하여 작고 일렉트로마이그레이션 저항성도 우수한 Cu 배선 구조를 제공할 수 있다. 따라서, 배선의 단면적이 감소하더라도 반도체 소자의 동작 속도 및 신뢰성을 유지할 수 있게 된다.

Claims (23)

  1. 삭제
  2. 반도체 기판 상의 하부 절연막 내에 상기 하부 절연막과 단차가 없게 제1 금속 배선 및 제2 금속 배선을 형성하는 단계;
    상기 제1 금속 배선 및 제2 금속 배선이 형성된 결과물 상에 상기 제2 금속 배선의 상면을 노출시키는 홀 영역을 갖는 제1 절연막과 제2 절연막을 순차적으로 형성하는 단계;
    상기 홀 영역의 내벽과 바닥에 유전막을 개재시켜 상기 제2 절연막의 상면과단차가 없게 상기 홀 영역을 완전히 매립하지 않는 정도 두께의 커패시터 상부전극을 형성하는 단계;
    상기 상부전극이 형성된 결과물 상에 제3 절연막 및 제4 절연막을 순차적으로 형성하는 단계; 및
    상기 제4, 제3, 제2 및 제1 절연막을 관통하여 상기 제1 금속 배선의 상면에 접하는 다마신 배선 구조와, 상기 제4 및 제3 절연막을 관통하여 상기 상부전극의 상면에 접하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제1 금속 배선 및 제2 금속 배선을 형성하는 단계는
    상기 하부 절연막 내에 제1 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치를 완전히 매립하는 제1 금속막을 형성하는 단계; 및
    상기 하부 절연막의 상면이 드러나도록 상기 제1 금속막의 상면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 제1 금속막으로서 Cu막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서, 상기 제1 금속막을 형성하는 단계 전에,
    상기 제1 및 제2 트렌치의 내벽과 바닥에 제1 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제1 장벽 금속막으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제2항에 있어서, 상기 유전막으로서 SiN막, SiC막, SiN막과 SiOC막의 이중막, SiN막과 TEOS막의 이중막, SiN막과 PEOX막의 이중막, SiC막과 SiOC막의 이중막, SiC막과 TEOS막의 이중막 및 SiC막과 PEOX막의 이중막으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제2항에 있어서, 상기 커패시터 상부전극을 형성하는 단계는
    상기 제2 절연막의 상면, 상기 홀 영역의 내벽과 바닥에 유전막을 형성하는 단계;
    상기 유전막이 형성된 결과물 상에 상기 홀 영역을 완전히 매립하지 않는 정도 두께로 제2 금속막을 형성하는 단계;
    상기 제2 금속막이 형성된 결과물 상에 캡핑막을 형성하는 단계;
    상기 제2 절연막의 상면이 노출되도록 상기 캡핑막이 형성된 결과물의 상면을 평탄화하여 제2 금속막 패턴과 캡핑막 패턴을 형성하는 단계; 및
    상기 캡핑막 패턴이 형성된 결과물을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 제2 금속막 패턴과 캡핑막 패턴을 형성하는 단계는 화학적 기계적 연마에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서, 상기 캡핑막으로서 TEOS막, PEOX막, SiOF막 및 SiOC막으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서, 상기 제2 금속막으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서, 상기 제2 금속막으로서 Ta막과 Cu막의 이중막, TaN막과 Cu막의 이중막, 및 Ta막, TaN막과 Cu막의 삼중막으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제2항에 있어서, 상기 제1 및 제3 절연막으로서 SiN막 또는 SiC막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제2항에 있어서, 상기 제2 및 제4 절연막으로서 TEOS막, PEOX막, SiOF막 및 SiOC막으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제2항에 있어서, 상기 다마신 배선 구조와 콘택 플러그를 형성하는 단계는
    상기 제4, 제3, 제2 및 제1 절연막을 관통하여 상기 제1 금속 배선의 상면을 노출시키는 비아 트렌치, 상기 비아 트렌치 상부에 상기 제4 및 제3 절연막을 관통하는 금속 배선 영역 트렌치, 및 상기 제4 및 제3 절연막을 관통하여 상기 상부전극의 상면을 노출시키는 콘택홀을 형성하는 단계;
    상기 비아 트렌치, 금속 배선 영역 트렌치 및 콘택홀을 완전히 매립하는 제3 금속막을 형성하는 단계; 및
    상기 제4 절연막의 상면이 드러나도록 상기 제3 금속막의 상면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 제3 금속막으로서 Cu막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서, 상기 제3 금속막을 형성하는 단계 전에,
    상기 비아 트렌치, 금속 배선 영역 트렌치 및 콘택홀의 내벽과 바닥에 제2 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서, 상기 제2 장벽 금속막으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제2항에 있어서, 상기 제1 절연막과 제2 절연막을 형성하는 단계 전에,
    상기 제2 금속 배선 상에 커패시터 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서, 상기 제1 절연막과 제2 절연막은 상기 하부전극의 상면을 노출시키는 홀 영역을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제21항에 있어서, 상기 커패시터 하부전극으로서 Ta막, TaN막, TaSiN막, TiN막, TiSiN막, WN막, WSiN막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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US10/196,412 US6596581B2 (en) 2001-08-01 2002-07-17 Method for manufacturing a semiconductor device having a metal-insulator-metal capacitor and a damascene wiring layer structure
JP2002224925A JP3887282B2 (ja) 2001-08-01 2002-08-01 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法

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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408404B1 (ko) * 2001-04-10 2003-12-06 삼성전자주식회사 후속 열처리 공정에 기인한 금속층의 결정립 성장을억제하는 방법 및 이러한 방법에 의해 형성된 금속층을포함하는 반도체 장치의 제조방법
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
JP4076131B2 (ja) * 2002-06-07 2008-04-16 富士通株式会社 半導体装置の製造方法
JP2004095754A (ja) * 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
CN100352036C (zh) 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP4606713B2 (ja) 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100481870B1 (ko) * 2002-12-06 2005-04-11 삼성전자주식회사 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법
US6833300B2 (en) * 2003-01-24 2004-12-21 Texas Instruments Incorporated Method of forming integrated circuit contacts
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100946139B1 (ko) * 2003-04-03 2010-03-10 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 제조 방법
KR100997776B1 (ko) * 2003-07-08 2010-12-02 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US20050048762A1 (en) * 2003-08-26 2005-03-03 Qi-Zhong Hong Integrated circuit capacitor in multi-level metallization
US7112504B2 (en) * 2003-10-28 2006-09-26 Taiwan Semiconductor Manufacturing Company Method of forming metal-insulator-metal (MIM) capacitors at copper process
KR100555533B1 (ko) * 2003-11-27 2006-03-03 삼성전자주식회사 실린더형 스토리지 전극을 포함하는 반도체 메모리 소자및 그 제조방법
KR100572828B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
US7115467B2 (en) * 2004-07-30 2006-10-03 Texas Instruments Incorporated Metal insulator metal (MIM) capacitor fabrication with sidewall barrier removal aspect
US7250334B2 (en) * 2004-07-31 2007-07-31 Texas Instruments Incorporated Metal insulator metal (MIM) capacitor fabrication with sidewall spacers and aluminum cap (ALCAP) top electrode
US7329948B2 (en) * 2004-10-15 2008-02-12 International Business Machines Corporation Microelectronic devices and methods
KR100607763B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법
KR100617060B1 (ko) 2004-12-30 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7300840B2 (en) * 2005-04-01 2007-11-27 United Microelectronics Corp. MIM capacitor structure and fabricating method thereof
JP4784142B2 (ja) * 2005-04-27 2011-10-05 カシオ計算機株式会社 半導体装置およびその製造方法
US20060264042A1 (en) * 2005-05-20 2006-11-23 Texas Instruments, Incorporated Interconnect structure including a silicon oxycarbonitride layer
JP2007067066A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置とその製造方法
DE102005047111B3 (de) * 2005-09-30 2007-06-21 Infineon Technologies Ag Verfahren zur Herstellung eines MIM-Kondensators
KR100731138B1 (ko) * 2005-12-29 2007-06-15 동부일렉트로닉스 주식회사 반도체 소자의 mim 커패시터 형성방법
DE102006001997B4 (de) * 2006-01-16 2007-11-15 Infineon Technologies Ag Halbleiterschaltungsanordnung
US7422954B2 (en) * 2006-03-14 2008-09-09 United Microelectronics Corp. Method for fabricating a capacitor structure
US20070232014A1 (en) * 2006-04-03 2007-10-04 Honeywell International Inc. Method of fabricating a planar MIM capacitor
US7968967B2 (en) * 2006-07-17 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable anti-fuse formed using damascene process
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
KR100866687B1 (ko) * 2006-11-27 2008-11-04 동부일렉트로닉스 주식회사 퓨즈를 갖는 반도체 소자의 제조 방법
KR100806034B1 (ko) * 2006-12-05 2008-02-26 동부일렉트로닉스 주식회사 Mim 캐패시터를 가지는 반도체 소자 및 그 제조방법
KR100824627B1 (ko) * 2006-12-22 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
JP5010939B2 (ja) * 2007-02-19 2012-08-29 株式会社東芝 半導体装置の製造方法
KR100929459B1 (ko) * 2007-12-27 2009-12-02 주식회사 동부하이텍 반도체 소자의 캐패시터 및 그 제조방법
JP2011181627A (ja) * 2010-02-26 2011-09-15 Asahi Kasei Electronics Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
US6232197B1 (en) * 1999-04-07 2001-05-15 United Microelectronics Corp, Metal-insulator-metal capacitor
KR100305680B1 (ko) * 1999-08-26 2001-11-01 윤종용 반도체 집적회로의 커패시터 제조방법
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6338999B1 (en) * 2001-06-15 2002-01-15 Silicon Integrated Systems Corp. Method for forming metal capacitors with a damascene process

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Publication number Publication date
JP2003142593A (ja) 2003-05-16
US20030027385A1 (en) 2003-02-06
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JP3887282B2 (ja) 2007-02-28
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