KR100408404B1 - 후속 열처리 공정에 기인한 금속층의 결정립 성장을억제하는 방법 및 이러한 방법에 의해 형성된 금속층을포함하는 반도체 장치의 제조방법 - Google Patents

후속 열처리 공정에 기인한 금속층의 결정립 성장을억제하는 방법 및 이러한 방법에 의해 형성된 금속층을포함하는 반도체 장치의 제조방법 Download PDF

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Abstract

반도체 기판 상에 금속층과 산화막 캐핑막을 형성한 뒤, 유전막의 형성 이전에, 예비 어닐링을 실시하여 금속층의 결정립을 미리 성장시킨다. 다음, 캐핑막을 제거하고, 전하를 띤 입자를 가속하여 금속층에 충돌시키는데, 예를 들면, Ar 또는 N성분이 포함된 플라즈마에 금속층을 노출시킨다. 이후에, 유전막을 형성하고 결정화를 위한 어닐링을 실시한다.
이와 같은 방법을 캐패시터의 상부 전극 및/또는 하부 전극에 적용하면, 후속 열공정시 하부 전극의 변형을 효과적으로 방지함으로써 유전막의 결정화 열처리 또는 후속 열처리에 따른 전기적 열화 현상을 완화할 수 있다.

Description

후속 열처리 공정에 기인한 금속층의 결정립 성장을 억제하는 방법 및 이러한 방법에 의해 형성된 금속층을 포함하는 반도체 장치의 제조 방법{Method for suppressing grain growth of metal layer resulted from succeeding thermal treatment and method for manufacturing semiconductor device including metal layer formed using the same}
본 발명은 후속 열공정에 의해 조대하게 성장될 수 있는 결정립의 성장이 억제된 금속층의 제조 방법 및 그러한 금속층을 가지는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에서는 절연층과 도전층이 수직 및 수평 방향으로 일정한 룰에 의해 배치되어 있으며, 이러한 배치에 의해, 트랜지스터, 캐패시터, 배선층 및 배선층을 연결하는 플러그 등의 소자가 형성되어 있다. 그런데, 일부의 반도체 소자에서 어느 하나가 먼저 형성되고 그 상부에 다른 소자가 형성되므로, 뒤에 형성되는 소자의 형성 공정에 의해 앞에 형성된 소자의 전기적 특성이 변화되고 열화되는 경우가 있다.
후속 공정에 의한 소자의 특성 변화의 일예는 캐패시터에서 찾아 볼 수 있다. 통상 캐패시터를 제조하기 위해서는, 먼저 기판 상에 도전물질로 이루어진 하부 전극을 형성하고, 이어 그 상부에 유전막을 형성한다. 유전막 상에 상부 전극을 형성하기 이전에 유전막을 결정화시켜 높은 유전 상수를 얻기 위하여 결정화 온도이상에서 어닐링을 실시한다. 다음, 도전물질로 이루어진 상부 전극을 형성한다. 그리고 캐패시터 형성 이후에 공정 중에 발생할 결함등을 완화시키기 위하여 결정화 온도에 비해 낮은 온도에서, 약 400℃ 및 산소 분위기에서 큐어링을 실시한다.
종래에는 하부 전극용 도전 물질로 반도체인 폴리 실리콘을 사용하고 상부 전극용 도전 물질로 금속을 사용한 MIS(Metal-Insulator-Semiconductor) 캐패시터가 주류를 이루었으나, 집적도의 증가에 따라 하부 전극 및 상부 전극을 금속으로 형성하는 MIM(Metal-Insulator-Metal)캐패시터의 사용이 증가하고 있다. 최근에는, 유전막과의 반응이 없고 일함수 값이 높은 Pt, Ru, RuO2, Ir, IrOx와 같은 귀금속이 캐패시터의 상부 및/또는 하부 전극으로 사용되고 있다.
그런데, MIM 캐패시터에서는 문제가 발생하는데, 도 1a와 도 1b, 도 2a와 도 2b, 도 3 및 도 4를 참고로 설명한다. 도 1a와 도 1b는 하부 전극과 상부 전극용 금속으로 루테늄을 채용하고 유전막으로 TaOx를 채용한 캐패시터의 하부 전극을 나타내고 있으며, 도 2a와 도 2b는 도 1a 및 도 1b의 하부 전극을 700℃의 질소분위기에서 약 30분간 어닐링하여 유전막을 결정화시킨 후의 모습을 나타내고 있다. 도면에 나타난 바에서 알 수 있듯, 금속으로 이루어진 하부 전극과 유전막을 순차적으로 형성한 뒤 유전막을 결정화시키기 위한 어닐링 공정을 실시하면, 하부 전극으로 사용된 금속의 표면 거칠기가 증가하고 모폴로지의 변형이 생기고 어닐링 후 냉각 시에 유전막과 하부 전극용 금속 간의 열팽창 계수의 차이에 의해 유전막에 미세 균열이 발생한다.
한편, 상부 전극의 형성 후에도 소자 제작을 위하여 IMD(InterMetalDielectric) 증착이나 배선 공정 중에 고온 열공정이 진행되는데, 이와 같은 후속 열공정시 상부 전극의 변형이나 상부 전극과 IMD 및 배선 물진간의 열팽창 계수 차이로 인해 열처리 공정 즉 큐어링이 실시된다. 따라서, 큐어링에 의해 상부 전극의 표면 거칠기가 증가하고 모폴로지 변형이 생기며, 하부 전극에서와 같이, 유전막과 상부 전극용 금속과의 열팽창 계수 차이에 의해 유전막 내에 미소 균열이 발생할 수 있다. 즉, 하부 전극과 상부 전극용 금속으로 루테늄을 채용하고 유전막으로 TaOx를 채용한 캐패시터를 완성 한 후, 후속 공정의 안정성을 검증하기 위해 약 600 내지 700℃의 질소 분위기에서 약 30분간 어닐링를 한 결과, 도 3에 나타난 바와 같이, 하부 전극 뿐만 아니라 상부 전극의 모폴로지도 후속 고온 공정에 의하여 변형됨을 알 수 있다.
따라서, 도 4에 나타난 것과 같이, 상부 전극 및/또는 하부 전극의 표면 변형에 기인한 유전막의 미소 균열이 의해 캐패시터의 누설 전류가 증가하는 등 소자의 특성이 열화된다. 또한, 전극 표면의 모폴로지 변형에 의해, 전극과 접하는 절연층과의 접촉력이 약화되고 이에 따라 전극이 이들로부터 박리되는 문제도 발생할 수 있다. 이러한 박리 문제는 캐패시터에 국한되지 않고 콘택 플러그 또는 배선층에도 적용되고 있다.
한편, 결정화용 어닐링 및/또는 후속 열공정 큐어링과 같은 열처리에 의해 MIM 캐패시터의 상부 전극 및/또는 하부 전극의 모폴로지가 변형되는 것은, 하부 전극용 금속 및/또는 상부 전극용 금속의 결정립이 이후의 열처리 공정에 의해 조대하게 성장하기 때문인 것으로 알려져 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 후속 열처리 공정에 기인한 금속층의 결정립 성장을 억제할 수 있는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 결정립 성장이 억제된 금속층을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1a와 도 1b 및 도 2a와 도 2b는 열처리에 의한 캐패시터의 하부 전극의 변형을 보여주는 것으로, 투과 전자 현미경(TEM:Transmission Electron Microscopes)으로 촬영한 사진들이다.
도 3은 종래 기술에 따라 형성된 캐패시터의 변형을 보여주는 것으로 주사 전자 현미경(SEM:Scanning Electronic Microscopes)으로 촬영한 사진이다.
도 4는 어닐링 전후의 캐패시터의 누설 전류를 보여주는 그래프이다.
도 5a 내지 도 5c는 본 발명에 따른 결정립 성장이 억제된 금속층을 형성하기 위한 과정을 보여주는 공정 단면도들이다.
도 6a 및 도 6b는 각각 종래 기술 및 본 발명에 따라 형성된 금속층의 결정립 성장 상태를 보여주는 도면이다.
도 7a 및 도 7b와 도 8은 각각 종래 기술 및 본 발명에 따라 제작된 시편을 주사 전자 현미경으로 촬영한 사진들이다.
도 9a 내지 도 9f는 본 발명에 따른 금속층을 상부 전극 및/또는 하부 전극으로 사용한 캐패시터를 보여주는 단면도들이다.
도 10a 및 도 10b는 본 발명에 따른 금속층을 콘택홀 충진 물질로 사용한 콘택 플러그를 보여주는 단면도이다.
본 발명이 이루고자 하는 기술적 과제들을 달성하기 위해, 반도체 기판 상에 금속층을 형성한다. 금속층 상면에 예를 들면 산화막으로 이루어진 캐핑막을 형성한다. 캐핑막 형성 후에 금속층에 대한 예비 열처리를 실시한다. 예비 열처리 이후에, 캐핑막을 제거하고 전하를 띤 입자를 가속시켜 금속층에 입자를 충돌시킨다. 따라서 예비 어닐링 및 입자 충돌에 의해, 이후의 열처리 공정에 의한 금속층의 결정립 성장을 억제하여 금속층의 변형을 방지한다.
다음, 금속층의 상면에 절연층을 형성하고, 절연층을 결정화 온도나 후속 열처리 공정 온도 부근에서 열처리하여 유전상수를 높인다. 예비 열처리 및 절연층의 열처리도 절연층의 결정화 온도나 후속 열공정 온도 부근에서 실시되며, 절연막으로 TaOx유전막을 사용한 경우, 약 700 ℃의 N2분위기에서 실시될 수 있다. 그리고, 금속층을 Ar 과 N 중의 적어도 한 성분이 포함된 플라즈마에 노출시켜 하전 입자를 금속층에 충돌시킬 수 있다.
한편, 이러한 금속층이 캐패시터의 하부 전극으로 채용된 경우에는 절연층은캐패시터의 유전막에 해당되고, 금속층이 캐패시터의 상부 전극으로 채용된 경우에는 절연층은 상부 전극과 배선층 간의 사이에 형성되는 층간 절연층에 해당된다. 한편, 금속층이 캐패시터의 하부 전극과 반도체 기판을 연결하거나, 반도체 기판 상에 형성된 다층 배선의 상부 배선과 하부 배선을 연결시키는 콘택 플러그로 채용될 수도 있다.
구체적으로 금속층은 Ru, Ir, Pt, Rh 및 Pd와 이들의 금속 산화물로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다. 캐패시터의 유전막으로는 Ta, Ti 및 Al중의 적어도 하나가 포함된 산화막 또는 SrTiO3(STO), (Ba, Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb, La)(Zr, Ti)O3, Bi4Ti3O12및 BaTiO3(BTO)으로 이루어진 군에서 선택된 어느 하나 일 수 있다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
도 5a를 참조하면, 반도체 기판(100) 상에 금속층(110)과 산화막을 포함하는 캐핑막(120)을 순차적으로 형성한다. 반도체 장치의 집적도를 고려하여 금속층(110) 및 캐핑막(120)을 화학기상증착법으로 형성한다. 다음, 후속에서 진행될 열공정 온도에서 즉 600 내지 700℃의 N2 분위기에서 금속층에 대한 예비 열처리를 실시하여 결정립을 미리 성장시킨다. 예비 열처리가 끝난 뒤의 금속층은 참조 번호 110a(도 5b)로 표시하였다. 도 5b를 참조하면, 예비 열처리 후 캐핑막을 제거한 뒤 계속하여, 전하를 띤 입자를 가속시켜 입자를 금속층(110a)에 충돌시켜 금속층(110a)의 표면에 손상을 가하여, 결정립 성장에 의한 표면 모폴로지의 변화를 억제한다. 금속층(110a)에 손상을 가하는 수단의 하나로, N 과 Ar 중의 적어도 한 성분을 포함하는 플라즈마에 금속층(110a)을 노출시킨다. 단, 전하를 띤 입자의 가속에너지는 금속층(110a)에 충돌시킬때 금속층(110a)이 스퍼터 식각되지 않는 범위내에서 결정될 수 있다. 플라즈마 등에 의해 표면이 손상된 금속층은 참조 번호 110b(도 5c)로 표시하였다.
플라즈마 처리를 행한 후, 도 5c에 도시한 바와 같이, 금속층(110a) 상면에 절연층(130)을 형성한다. 이후에 절연층(130)의 특성을 향상시키기위한 열처리공정이 진행된다. 열처리 공정은 예비 열처리 공정과 동일한 조건에서 실행될 수 있다.
예비 열처리 및 금속층의 입자 충돌 처리를 행하지 않고, 금속층과 절연층을 형성한 뒤, 후속 열처리 공정을 실시(종래 방법)하면 도 6a에 도시된 것과 같이, 금속층(112)의 상부 표면에는 크기가 불균일하면서 일정방향에서 과도 성장된 결정립(114)이 형성된다. 반면, 도 6b에 도시된 것과 같이 본 발명에 따라 형성된 금속층(113)의 상면에서 성장된 결정립(116)은 도 6a의 결정립(114)에 비해 균일하며 절대적인 크기 또한 작다.
따라서, 금속층 상면에 캐핑막을 형성하고, 절연층의 형성 이전에 예비 열처리 공정과 금속층으로의 하전 입자의 충돌 처리를 하면, 금속층 형성 이후의 열처리에 의해서도 금속층의 모폴로지가 변하게 되는 것을 줄이거나 없앴을 수 있음을 알 수 있다.
한편, 도 7a, 도 7b와 도 8을 보면 본 발명의 효과가 더욱 명확하게 나타난다.
도 7a와 도 7b는, Ru를 화학기상 증착하고 700℃의 질소 분위기에서 30분간 열처리(종래 기술 사용)한 시편의 표면 및 단면을 주사 전자 현미경으로 촬영한 사진들이다. 도 7a를 보면, 열처리에 의해 시편의 결정립의 크기가 증가하여 거칠기가 증가하였음을 알 수 있다. 도 7b에서는, 시편의 형상이 결정립의 성장 및 응집에 의해 급격히 변화되었음을 알 수 있다.
한편, 도 8은, Ru와 산화막 캐핑막이 형성된 결과물을 먼저 700℃의 질소 분위기에서 30분간 예비 열처리하고, 캐핑층을 제거한 뒤, 아르곤 플라즈마에 노출시킨 뒤 다시 700℃의 질소 분위기에서 30분간 열처리(본 발명 이용)한 시편의 단면을 주사 전자 현미경으로 촬영한 사진이다. 그런데 도 7b와 비교하면, Ru의 변형이 거이 없음을 알 수 있다.
한편, 도시되지 않았으나, Ru를 화학기상 증착하고, 플라즈마처리만을 실시한 경우 또는 플라즈마 처리 이후에 예비 열처리를 행한 경우에도, 금속 시편의 형상이 결정립의 성장 및 응집에 의해 급격히 변화된다.
본 발명의 사상을 캐패시터의 전극에 적용한 예를 도 9a 내지 도 9f를 참조하여 설명한다.
도 9a에서, 반도체 기판 또는 층간 절연층(300) 내에 하부 전극 콘택 플러그(310)를 형성한다. 하부 전극 콘택 플러그(310)가 형성된 반도체 기판 또는 층간 절연층(300) 상에 하부 전극 콘택 플러그(310)를 노출시키는 개구부를 구비한 제 2 층간 절연층(320)을 형성한다. 개구부를 포함한 제 2 층간 절연층(320) 상면에 캐패시터의 하부 전극으로 사용될 금속 예를 들면, Ru, Ir, Pt, Rh 및 Pd와 이들의 금속 산화물로 이루어진 군에서 선택된 어느 하나로 이루어지는 금속층(330)을 형성한다. 금속층(330) 상에 캐핑막(340)을 형성한다. 다음, 후속 진행될 열공정 온도인 600 내지 700℃의 N2분위기에서 에비 열처리를 실시하여 금속층(330)의 결정립을 미리 성장시킨다.
캐핑막(340)과 금속층(330)을 에치백이나 CMP방법으로 노드를 분리하고, 캐핑막(340)을 제거한다. 다음, 도 9b에 도시된 것과 같이 금속층(332)은 Ar 또는 N 성분을 포함하는 플라즈마에 노출되어, 플라즈마 입자를 금속층(332)에 충돌시켜 금속층(332)의 표면 모폴로지 변화를 억제한다. 여기서 참조 번호 332는 금속층(330)이 예비 열처리를 받은 후의 상태를 나타낸다.
다음, 도 9c에서, 금속층(324)을 캐패시터의 하부 전극으로 하여, 그 상부에 유전막(350)을 형성하고, 높은 유전율을 얻기 위하여 유전체 결정화 열처리를 행한다. 유전막으로는 Ta, Ti 및 Al중의 적어도 하나가 포함된 산화막 또는 SrTiO3(STO), (Ba, Sr)TiO3(BST), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb, La)(Zr, Ti)O3, Bi4Ti3O12및 BaTiO3(BTO)으로 이루어진 군에서 선택된 어느 하나가 사용될 수 있다. 여기서 참조 번호 334는 금속층(332)이 플라즈마처리된 후의 상태를 나타낸다.
도 9d에서, 유전막(352)의 상면에 금속층(360)을 증착하여 상부 전극을 형성하고, 그 이후에 약 400℃의 산소 분위기에서 큐어링을 실시한다. 여기서 참조 번호 352는 유전막(350)의 결정화된 상태를 나타낸다.
한편, 상부 전극 형성 이후에 큐어링 처리나, IMD 증착 공정, 배선 공정과 같은 열공정이 실시되는데, 하부 전극과 같이, 상부 전극의 표면 모폴로지가 변형될 수 있다. 따라서 도 9d에 나타난 공정 단계 이전에, 도 9e 및 도 9f의 공정 단계를 실행할 수 있다. 즉, 상부 전극용 금속층(360) 상면에 산화 캐핑막(370)을 형성하고, 예비 열처리를 실시한다. 예비 어닐링 조건은 상부 금속층(36)의 두께 또는 사용되는 금속의 종류 등에 따라서 결정되며, 후속 공정 조건 또는 하부 전극의 예비 어닐링 조건과 같거나 다를 수 있다(도 9e). 다음, 캐핑막(370)을 제거한 뒤, 금속층(362)을 플라즈마에 노출시킨다(도 9f). 여기서 참조 번호 362는 금속층(360)이 예비 어닐링을 받은 후의 상태를 나타낸다.
도 10a와 도 10b는 도 9a의 콘택 플러그(310)에 본 발명의 사상을 적용한 예를 나타낸다.
도 10a에서, 반도체 기판 또는 층간 절연층(300) 내에 콘택홀(311)을 형성한다. 콘택홀(311)내부를 완전히 채우면서 반도체 기판 또는 층간 절연층(300) 상면에 금속층(312)을 형성한다. 금속층(312)은 예를 들면 Ru, Ir, Pt, Rh 및 Pd와 이들의 금속 산화물로 이루어진 군에서 선택된 어느 하나로 이루어질 수 있다. 금속층(312) 상면에 캐팽막(316)을 형성하고 예비 열처리를 실시한다
예비 열처리된 금속층(314) 상의 캐핑막(도시되지않음)을 제거한 뒤, 도 10b에 도시된 것과 같이 금속층(314)를 플라즈마에 노출시킨다.
도시되지 않았으나, 그 이후에 반도체 기판 또는 층간 절연막(300)의 상면이노출될때까지 금속층(314)를 기계적 화학적 연마(CMP)하여, 콘택 플러그 노드를 완성한다.
예비 열처리 및 플라즈마 처리에 의해 하부 전극, 상부 전극 또는 콘택 플러그의 표면에서의 결정립 성장이 억제되고 이들의 표면 모폴로지 변형이 억제된다. 따라서 캐패시터에 있어서는 상부 전극과 하부 전극 사이에 개재된 유전막에 미소 크랙이 발생하지않게 되어, 유전막의 결정화 특성을 확보하면서도 캐패시터의 누설 전류가 증가하지 않게 되었다. 또한, 표면 모폴로지 변화에 기인한 접촉력 약화가 억제되어 캐패시터 및 콘택 플러그가 이들과 접하는 절연층으로부터 박리되는 현상을 완화시킬 수 있다.

Claims (14)

  1. (a) 반도체 기판 상에 금속층을 형성하는 단계,
    (b) 상기 금속층 상면에 캐핑막을 형성하는 단계,
    (c) 상기 캐핑막 형성 후에 예비 열처리를 실시하는 단계
    (d) 상기 캐핑막을 제거하는 단계 및
    (e) 상기 (d)단계 이후에, 전하를 띤 입자를 가속하여 상기 노출된 금속층에 충돌시키는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 (e)단계 후에, (f) 상기 금속층 상면에 절연층을 형성하는 단계 및 (g) 상기 절연층을 열처리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2항 중의 어느 한 항에 있어서, 상기 열처리 공정은 약 700 ℃의 N2분위기에서 실시되는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서, 상기 (c) 단계의 열처리 조건은 상기 (g) 단계의 열처리 조건과 동일한 범주내인 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서, 상기 캐핑막은 산화막을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, (e)단계에서, 상기 금속층은 Ar 과 N 중의 적어도 한 성분이 포함된 플라즈마에 노출되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서, 상기 금속층은 캐패시터의 하부 전극인 반도체 장치의 제조 방법.
  8. 제 2 항에 있어서, 상기 금속층은 캐패시터의 하부 전극이고 상기 절연층은 캐패시터의 유전막인 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 금속층은 캐패시터의 상부 전극인 반도체 장치의 제조 방법.
  10. 제 2 항에 있어서, 상기 금속층은 캐패시터의 상부 전극이고 상기 절연층은 층간 절연층인 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서, 상기 금속층은 캐패시터의 하부 전극과 상기 반도체 기판을 연결하거나, 상기 반도체 기판 상에 형성된 다층 배선의 상부 배선과 하부 배선을 연결시키는 콘택 플러그인 반도체 장치의 제조 방법.
  12. 제 7항 내지 제 11항 중의 어느 한 항에 있어서, 상기 금속층은 Ru, Ir, Pt, Rh 및 Pd와 이들의 금속 산화물로 이루어진 군에서 선택된 어느 하나로 이루어지는 반도체 장치의 제조 방법.
  13. 제 8항에 있어서, 상기 유전막은 Ta, Ti 및 Al중의 적어도 하나가 포함된 산화막인 반도체 장치의 제조 방법.
  14. 제 8 항에 있어서, 상기 유전막은 SrTiO3(STO), (Ba, Sr)TiO3(BST), PbTiO3,Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT), (Pb, La)(Zr, Ti)O3, Bi4Ti3O12및 BaTiO3(BTO)으로 이루어진 군에서 선택된 어느 하나인 반도체 장치의 제조 방법.
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