KR100416602B1 - 스택형 캐패시터의 제조 방법 - Google Patents
스택형 캐패시터의 제조 방법 Download PDFInfo
- Publication number
- KR100416602B1 KR100416602B1 KR10-2001-0047730A KR20010047730A KR100416602B1 KR 100416602 B1 KR100416602 B1 KR 100416602B1 KR 20010047730 A KR20010047730 A KR 20010047730A KR 100416602 B1 KR100416602 B1 KR 100416602B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- storage node
- layer
- forming
- sacrificial insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000003990 capacitor Substances 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 97
- 238000003860 storage Methods 0.000 claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000012790 adhesive layer Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 229910003071 TaON Inorganic materials 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 229910019023 PtO Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 2
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 229910052745 lead Inorganic materials 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 39
- 239000002184 metal Substances 0.000 description 39
- 239000000463 material Substances 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
스택형 캐패시터 제조 방법에 관해 개시한다. 스토리지 노드 내부에 보이드 및 갈라진 틈의 형성을 방지하기 위하여, 스토리지 노드의 형성 시, 리플로우 공정을 수행한다. 본 발명에서는 스토리지 노드를 먼저 분리한 후, 리플로우 공정을 수행함으로써, 스토리지 노드의 리프팅을 방지할 수 있다. 또한, 스토리지 노드와 접촉되는 희생 절연막 상면에 접착층을 구비하여, 희생 절연막과 스토리지 노드의 접착 특성을 강화시킴으로써, 스토리지 노드의 리프팅을 억제할 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 금속을 상,하부 전극으로 사용하는 스택형 MIM(metal-insulator metal) 캐패시터의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 셀의 단면적은 점점 감소되는 추세이다. 따라서, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키기 위한 방법이 요구되고 있다.
유전막의 두께를 줄이는 박막화 방법, 전극을 실린더형, 핀(fin)형 등으로 입체화하거나 전극 표면에 HSG(hemispherical grain)를 성장시켜 캐패시터의 유효 단면적을 늘이는 방법, 종래의 산화물/질화물/산화물(ONO)보다 수배 내지 수백배 큰 유전 상수 값을 갖는 고유전 물질을 유전막으로 적용하는 방법에 대한 연구가 진행되고 있다.
고유전 물질을 유전막으로 적용하는 경우, 종래의 폴리 실리콘 전극 대신에, 백금(Pt)족 계열의 금속을 전극으로 사용하여 MIM (metal-insulator metal) 캐패시터로 제조하는 것이 바람직하다. 폴리 실리콘 전극의 경우, 안정된 누설 전류 특성을 얻기 위해서는 폴리 실리콘과 유전막 간의 반응을 억제하기 위한 SiON 등과 같은 저유전막이 반드시 필요하다. 따라서, 박막화를 통한 정전용량 값을 개선시키기는 데 한계가 있다. 이에 반하여, MIM 캐패시터는 금속 전극과 유전막 계면 사이에, 두 물질 고유의 일함수(work function) 차이로 인한 누설 전류 장벽층이 형성되어 누설 전류를 제어해준다. 저유전막을 추가하지 않아도 안정된 누설 전류 특성을 확보할 수 있어서, 유전막의 박막화를 통해 정전용량 값을 증가시킬 수 있다.
MIM 캐패시터의 스토리지 노드(storage node)의 형태는 크게 콘캐이브(concave)형, 실린더형, 스택(stack)형 등으로 나눌 수 있다. 이 중, 콘캐이브형 스토리지 노드 구조는 제작이 용이하고 평탄화에 유리하다. 반면에, 홀 내벽만 캐패시터 면적으로 사용되기 때문에 디자인룰(design rule)이 작아질수록 정전용량 값을 얻기가 매우 어려워지는 단점을 갖는다.
실린더형의 구조는 스토리지 노드의 외벽, 내벽 모두를 캐패시터 면적으로 사용할 수 있어서, 다른 스토리지 노드 구조와 비교해서 전극 높이를 낮출 수 있는 큰 장점이 있다. 하지만, 안정된 구조 제작이 어렵고, 디자인룰이 작아질수록, 전극 내벽의 공간이 점차 줄어들어 결국엔 스택형 스토리지 노드 형태로 전용되어진다.
스택형 스토리지 노드 구조는 콘캐이브형 및 실린더형 전극에 비해 구조적으로 안정하며 작은 디자인룰에서도 적용 가능하다는 장점을 가진다. 그런데, 전극으로 사용되는 백금 계열 금속들의 식각이 어려워서 스택형 스토리지 노드 구조를 제조하는 것이 매우 어려웠다.
종래의 스택형 캐패시터의 제조 공정을 살펴보면, 도전영역이 형성된 반도체 기판 상에 콘택 플러그를 개재한 절연막을 형성한다. 상기 절연막 상에 식각 저지물질층 및 희생 절연 물질층을 순차적으로 형성한다. 희생 절연 물질층과 식각 저지 물질층을 소정 부분 식각하여, 콘택플러그를 노출시키는 스토리지 노드 홀, 희생 절연막 및 식각 저지막을 형성한다.
상기의 결과물이 형성된 반도체 기판 전면에, 스토리지 노드 홀이 매립되도록 백금 계열의 금속층을 두껍게 형성한다. 이 때, 스토리지 노드 홀을 매립하는 금속층 내에는 보이드 또는 갈라진 틈이 필연적으로 발생한다. 캐패시터의 정전용량을 증가시키기 위해서는 스토리지 노드 홀을 깊게 형성하고, 금속층으로 매립해야 하는데, 홀의 종횡비가 커질수록 완벽하게 홀을 매립하기는 어렵기 때문이다.
다음, 에치백(etch back) 또는 CMP 공정에 의해 희생 절연막 상면의 금속층을 제거하여, 스토리지 노드를 형성한다. 희생 절연막을 제거하고, 스토리지 노드가 형성된 반도체 기판 상에 유전막 및 상부 전극을 순차적으로 형성한다.
그런데, 종래의 스택형 캐패시터의 스토리지 노드 내부에는 전술한 바와 같이, 보이드(void) 또는 갈라진 틈(seam)이 발생하므로, 스토리지 노드 내부가 완벽하게 도전물질로만 형성되지 않는다. 따라서, 상기와 같은 스토리지 노드 구조는 구조적으로 취약하여 후속 고온 열처리 공정에서 쉽게 구조가 휘고 변형되고, 또한 저항이 증가하여 스토리지 노드의 전기적 특성이 열화되는 문제점이 있다.
도 1은 종래 기술에 의해 형성된 스토리지 노드의 셈(scanning electron microscope;SEM) 사진이다. 이 사진은 기울기(tilt)를 주어 찍은 사진이다. 스토리지 노드(100) 내부에 갈라진 틈(110)이 보인다.
이를 해결하기 위해 종래의 스택형 캐패시터의 스토리지 노드 형성 시, 고온에서 스토리지 노드를 열처리하는 리플로우(reflow) 공정을 수행하는 방법이 제안되었다.
도 2a 내지 도 2e는 종래의 방법에 의해, 보이드 또는 갈라진 틈 없는 스택형 캐패시터의 제조 공정을 순서대로 도시한 도면이다.
도 2a에서, 도전영역(310)이 형성된 반도체 기판(300) 상에 콘택 플러그(330)를 개재한 절연막(320)을 형성한다. 상기 절연막(320) 상에 식각 저지물질층(미도시) 및 희생 절연 물질층(미도시)을 순차적으로 형성한다. 희생 절연 물질층과 식각 저지 물질층을 소정 부분 식각하여, 콘택플러그(330)를 노출시키는 스토리지 노드 홀(360), 희생 절연막(350) 및 식각 저지막(340)을 형성한다.
도 2b에서, 상기의 결과물이 형성된 반도체 기판(300) 전면에, 스토리지 노드 홀(360)이 매립되도록 백금 계열의 금속층(370)을 형성한다. 상기 금속층(370)은 1000Å 이상으로 두껍게 형성한다. 이 때, 전술한 바와 같이, 스토리지 노드 홀을 매립하는 금속층(370) 내에는 보이드 또는 갈라진 틈(380)이 발생한다.
도 2c에서, 스토리지 노드 홀(360)을 매립하는 금속층(370)이 형성된 반도체 기판을 650℃ 이상의 온도에서 열처리하는 리플로우 공정을 수행한다. 리플로우 공정에 의해 스토리지 노드 홀(360)을 보이드 또는 갈라진 틈 없이 완전히 매립할 수 있다. 리플로우 진행 후의 금속층을 도면부호 '378'로 표시하였다.
도 2d에서, 에치백 또는 CMP 공정에 의해 희생 절연막(350) 상면의 금속층(378)을 제거하여, 스토리지 노드(375)를 형성한다.
도 2e에서, 희생 절연막(350)을 제거하고, 스토리지 노드(375)가 형성된 반도체 기판(300) 상에 유전막(390) 및 상부 전극(400)을 순차적으로 형성한다.
그런데, 스토리지 노드를 형성하는 금속층(378)과 희생 절연막(350) 사이의 접착특성이 좋지않다. 따라서, 희생 절연막(350) 상면에 금속층(378)을 형성할 때, 금속층(378)이 희생 절연막(350)에 적절하게 접착되지 못하고 리프팅이 발생하기 쉽다. 더우기, 상기 금속층(378)을 고온에서 열처리 하는 리플로우 진행 시에는, 금속층(378)과 희생 절연막(350) 계면에서 리프팅(lifting)의 발생이 더욱 심화된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스토리지 노드의 형성 시, 보이드나 갈라진 틈의 발생을 억제할 수 있는 리플로우 공정의 진행에 있어서, 리프팅의 발생을 억제할수 있는 스택형 캐패시터의 제조 방법을 제공하는 것이다.
또한, 스토리지 노드의 형성 시, 스토리지 노드를 이루는 도전 물질의 접착특성을 향상시켜 리프팅의 발생을 최소화할 수 있는 스택형 캐패시터의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 의해 형성된 스토리지 노드의 셈(scanning electron microscope;SEM) 사진이다.
도 2a 내지 도 2e는 종래 기술에 의한 보이드(void) 또는 갈라진 틈(seam) 없는 스택형 캐패시터의 제조 공정을 순서대로 도시한 도면이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 의한 스택형 캐패시터의 제조 공정을 순서대로 도시한 도면이다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 의한 스택형 캐패시터의 제조 공정을 순서대로 도시한 도면이다.
도 5 및 도 6은 본 발명에 의해 형성된 스토리지 노드의 셈(scanning electron microscope;SEM) 사진이다.
* 도면의 주요 부분의 부호에 대한 설명 *
10,30 - 반도체 기판 12,32 - 도전 영역
14,34 - 절연막 16.36 - 콘택 플러그
18,38 - 식각 저지막 20,40 - 희생 절연막
22,44 - 스토리지 노드 홀 25,49 - 스토리지 노드
28, 50 - 유전막 29,52 - 상부 전극
42 - 접착층
본 발명의 기술적 과제를 달성하기 위하여, 본 발명에 의한 스택형 캐패시터의 제조 방법에서는 반도체 기판 상에 콘택 플러그를 개재한 절연막을 형성하고, 절연막 상에, 상기 콘택 플러그를 노출시키는 스토리지 노드 홀을 구비한 희생 절연막을 형성한다. 스토리지 노드 홀을 도전물질로 매립하고, 희생 절연막 상에 형성된 도전물질을 제거하여 스토리지 노드를 형성한다. 다음, 스토리지 노드를 열처리하여 리플로우(reflow)하고, 상기 희생 절연막을 제거한 후, 스토리지 노드 상에 유전막 및 상부 전극을 순차적으로 형성한다.
상기 스토리지 노드 홀을 구비한 희생 절연막을 형성하는 단계에서, 상기 희생 절연막 상에 접착층을 형성하고, 스토리지 노드를 형성하는 단계에서, 상기 도전물질 외에 상기 접착층도 제거한다.
본 발명에 의한 스택형 캐패시터의 제조 방법에서는 리플로우를 위한 고온의 열처리 공정 전에, 희생 절연막 상의 금속층을 제거하여 스토리지 노드를 먼저 분리시킴으로써, 열처리 시 리프팅 발생을 근본적으로 억제할 수 있다. 또한, 희생 절연막과 금속층 사이에 접착층을 구비하여 접착특성을 향상시킴으로써, 스토리지 홀 안에 금속층을 충분히 채울 수 있도록 두껍게 증착할 때 야기될 수 있는 리프팅 발생을 최소화할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하, 도 3a 내지 도 3e를 참고로 본 발명의 제1 실시예를 설명한다.
(실시예 1)
도 3a에서, 도전영역(12)이 형성된 반도체 기판(10) 상에 콘택 플러그(16)를 개재한 절연막(14)을 형성한다. 상기 절연막은 HDP(high density plasma)막 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막 등의 산화막을 이용한다. 상기 절연막(14) 상에 식각 저지물질층(미도시) 및 희생 절연 물질층(미도시)을 순차적으로 형성한다. 상기 식각 저지 물질층은 SiN을 이용하고, 희생 절연 물질층은 PETEOS막을 이용한다. 콘택플러그(16)가 노출되도록 식각 저지물질층(미도시) 및 희생 절연 물질층(미도시)을 식각하여 스토리지 노드 홀(22)을 형성한다. 스토리지 노드 홀(22)을 정의하는 식각 저지막(18) 및 희생 절연막(20)이 형성된다.
도 3b에서, 스토리지 노드를 형성하기 위하여 스토리지 노드 홀(22)을 금속층(24)으로 매립한다. 상기 금속층(24)은 Pt, Ru, Ir, PtO, ruO2, IrO2, SRO, BSRO 및 LSCo로 이루어지는 군에서 선택된 어느 하나의 단일막 또는 이들의 복합막으로 형성한다. 상기 금속층(24)은 화학 기상 증착(chemical vapor deposition;CVD)법, 물리 기상 증착(physical vapor deposition;PVD)법 및 원자층 증착(atomic layer deposition;ALD)법 중에서 선택된 어느 하나의 방식 또는 이들의 복합 방식에 의해, 스토리지 노드 홀을 충분히 채울 있을 정도로 두껍게 형성한다.
이 때, 금속층(24) 내에는 보이드 또는 갈라진 틈(26)이 발생한다. 캐패시터의 정전용량은 스토리지 노드 홀의 종횡비가 커질수록 증가하는데, 홀의 종횡비가 커질수록 완벽하게 홀을 매립하기는 어렵기 때문이다.
도 3c에서, 에치백(etch back) 또는 화학-기계적 연마(chemical-mechanical polishing;CMP)공정을 진행하여, 희생 절연막(20) 상에 형성된 상기 금속층을 제거하여 상기 스토리지 노드(24a)를 형성한다.
스토리지 노드 홀 내부에만 금속층을 남기고, 리프팅 발생 우려가 큰 희생 절연막(20) 상면의 금속층(24)을 후속의 열처리 공정 전에 제거해 줌으로써, 리프팅의 발생을 원천적으로 억제할 수 있다.
도 3d에서, 분리된 스토리지 노드(24a)가 형성된 결과물을 650℃~900℃의 고온에서 열처리하는 리플로우 공정을 진행한다. 도시된 바와 같이, 보이드 또는 갈라진 틈(26)이 제거되면서 스토리지 노드(25)가 형성된다.
희생 절연막(20) 상면의 금속층(24)은 상기 리플로우 공정 전에 제거하였으므로, 희생 절연막(20)과 금속층(24)의 계면에서 리프팅이 발생하지 않는다. 또한, 희생 절연막(20) 상면에 금속층(24)이 남아 있는채로 열처리 하는 경우에 비해, 스토리지 노드(24a) 하부가 말려 올라가는 현상도 최소화할 수 있다.
상기 리플로우 공정은 아르곤이나 질소 또는 수소 분위기, 산소가 혼합된 분위기 또는 진공 상태에서 진행한다.
도 3e에서, 스토리지 노드(25)를 둘러싸고 있는 희생 절연막(20)을 제거하고, 스토리지 노드(25)가 형성된 반도체 기판(10) 상에 유전막(28) 및 상부 전극(29)을 순차적으로 형성한다. 유전막은 TaON막, Ta2O5막, Al2O3막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 어느 하나의 단일막 또는 이들의 복합막으로 형성한다. 상부 전극은 Pt, Ru, Ir, PtO, ruO2, IrO2, SRO, BSRO 및 LSCo로 이루어지는 군에서 선택된 어느 하나의 단일막 또는 이들의 복합막으로 형성한다. 상기 유전막 및 상기 상부 전극은 화학 기상 증착(chemical vapor deposition;CVD)법 또는 원자층 증착(atomic layer deposition;ALD)법으로 형성한다.
한편, 유전막을 형성하고 상부 전극을 형성하기 전에, 유전막이 형성된 반도체 기판을 오존 처리, 산소나 질소가 포함된 분위기에서 플라즈마 처리 또는 500℃~800℃의 온도, 산소나 질소가 포함된 분위기에서 열처리하는 공정이 포함될 수 있다. 또한, 상부 전극을 형성한 후에, 300℃~600℃의 온도, 산소가 포함된 분위기에서 열처리하는 공정이 포함될 수 있다. 이러한 공정들은 후속 처리 공정들로, 유전막 표면을 균일하게 해줌으로써, 유전막의 전기적 특성을 향상시킨다.
이하, 도 4a 내지 도 4e를 참고로 본 발명의 제2 실시예를 설명한다.
(실시예 2)
제2 실시예는 캐패시터의 제조 시, 희생 절연막과 스토리지 노드를 형성하기 위한 금속층의 계면에서의 접착 특성을 강화하기 위한 접착층을 더 구비한다.
도 5a에서, 도전영역(32)이 형성된 반도체 기판(30) 상에 콘택 플러그(36)를 개재한 절연막(34)을 형성한다. 상기 절연막(34) 상에 식각 저지물질층(미도시), 희생 절연 물질층(미도시) 및 접착 물질층(미도시)을 순차적으로 형성한다. 콘택 플러그(36)가 노출되도록, 접착 물질층, 희생 절연 물질층 및 식각 저지물질층을 식각하여 스토리지 노드 홀(44)을 형성한다. 스토리지 노드 홀(44)을 정의하는 식각 저지막(38), 희생 절연막(40) 및 접착층(42)이 형성된다.
상기의 접착층(42)은 희생 절연막(40)과 스토리지 노드를 형성하기 위한 금속층의 계면에서의 접착 특성을 향상시켜서, 금속층의 형성 시 발생하는 리프팅을 억제한다. 상기 접착층은 Ta2O5막, TaON막, TiOX막, (Ba,Sr)TiO2(BST)막, TiN막 및 SrTiO3(STO)막으로 이루어지는 군에서 선택된 어느 하나의 막으로 형성한다. 접착층(42)은 후속 스토리지 노드를 분리하는 단계에서 희생 절연막(40) 상면의 금속층과 함께 식각되거나 남을 수도 있다.
도 4b 내지 도 4e에 도시된 공정은 전술한 도 3b 내지 도 3e에 도시된 공정과 동일하므로 설명을 생략한다.
도 5 및 도 6은 본 발명의 실시예에 의해 형성된 스토리지 노드의 셈(scanning electron microscope;SEM) 사진이다.
도 5는 기울기(tilt)를 주어 찍은 사진이고, 도 6은 스토리지 노드의 단면을 찍은 사진이다. 도 5 및 도 6에서 보이는 바와 같이, 스토리지 노드(25) 내부에 보이드나 갈라진 틈이 없이 잘 채워져 있음을 확인할 수 있다. 또한, 스토리지 노드(25) 하부를 구성하고 있는 금속층이 말려 올라가는 현상을 발견할 수 없다.
상술한 바와 같이, 본 발명에 의한 스택형 캐패시터 제조 방법에서는 스토리지 노드를 먼저 형성한 후, 리플로우 공정을 수행함으로써, 스토리지 노드의 리프팅을 근본적으로 방지할 수 있다.
또한, 스토리지 노드와 접촉되는 희생 절연막 상면에 접착층을 구비하여, 희생 절연막과 스토리지 노드의 접착 특성을 강화시킴으로써, 스토리지 노드의 리프팅을 최소화할 수 있다.
Claims (16)
- 반도체 기판 상에 콘택 플러그를 개재한 절연막을 형성하는 단계;상기 절연막 상에, 상기 콘택 플러그를 노출시키는 스토리지 노드 홀을 구비한 희생 절연막을 형성하는 단계;상기 스토리지 노드 홀을 도전물질로 매립하는 단계;상기 희생 절연막 상에 형성된 상기 도전물질을 제거하여 스토리지 노드를 형성하는 단계;상기 스토리지 노드를 열처리하여 리플로우(reflow)하는 단계;상기 스토리지 노드를 둘러싸는 상기 희생 절연막을 제거하는 단계 및상기 스토리지 노드 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 스토리지 노드 홀을 구비한 희생 절연막을 형성하는단계에서, 상기 희생 절연막 상에 접착층을 형성하는 단계를 더 구비하고,상기 스토리지 노드를 형성하는 단계에서, 상기 도전물질외에 상기 접착층도 제거되는 스택형 캐패시터 제조 방법.
- 제2 항에 있어서, 상기 접착층은 Ta2O5막, TaON막, TiOX막, (Ba,Sr)TiO2(BST)막, TiN막 및 SrTiO3(STO)막으로 이루어지는 군에서 선택된 어느 하나인 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 리플로우는 650℃~900℃의 온도, 아르곤, 수소 또는 질소 분위기에서 실시하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 리플로우는 650℃~900℃의 온도, 진공 상태에서 실시하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 리플로우는 650℃~900℃의 온도, 산소가 혼합된 분위기에서 실시하는 스택형 캐패시터 제조 방법.
- 제1 항 또는 제2 항에 있어서, 상기 절연막과 상기 희생 절연막 사이에 식각 저지막을 더 구비하는 스택형 캐패시터 제조 방법.
- 제1 항 또는 제2 항에 있어서, 상기 스토리지 노드를 분리하는 단계는 에치백(etch back) 또는 화학-기계적 연마(chemical-mechanical polishing;CMP)에 의해 진행되는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 스토리지 노드 및 상기 상부 전극은 Pt, Ru, Ir, PtO, ruO2, IrO2, SRO, BSRO 및 LSCo로 이루어지는 군에서 선택된 어느 하나의 단일막 또는 이들의 복합막으로 형성되는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 스토리지 노드는 화학 기상 증착(chemical vapor deposition;CVD)법, 물리 기상 증착(physical vapor deposition;PVD)법 및 원자층 증착(atomic layer deposition;ALD)법 중에서 선택된 어느 하나의 방식 또는 이들의 복합 방식으로 형성되는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 유전막은 TaON막, Ta2O5막, Al2O3막, SrTiO3(STO)막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT)막, SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3막 및 BaTiO3(BTO)막으로 이루어지는 군에서 선택되는 어느 하나의 단일막 또는 이들의 복합막으로 형성되는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 유전막 및 상기 상부 전극은 화학 기상 증착(chemical vapor deposition;CVD)법 또는 원자층 증착(atomic layer deposition;ALD)법으로 형성되는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에,상기 유전막이 형성된 반도체 기판을 오존 처리하는 단계를 더 구비하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에,상기 유전막이 형성된 반도체 기판을 산소 또는 질소가 포함된 분위기에서 플라즈마 처리하는 단계를 더 구비하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 유전막을 형성하는 단계와 상기 상부 전극을 형성하는 단계 사이에,상기 유전막이 형성된 반도체 기판을 500℃~800℃의 온도, 산소 또는 질소가 포함된 분위기에서 열처리하는 단계를 더 구비하는 스택형 캐패시터 제조 방법.
- 제1 항에 있어서, 상기 상부 전극을 형성한 후에,상기 상부 전극이 형성된 반도체 기판을 300℃~600℃의 온도, 산소가 포함된 분위기에서 열처리하는 단계를 더 구비하는 스택형 캐패시터 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0047730A KR100416602B1 (ko) | 2001-08-08 | 2001-08-08 | 스택형 캐패시터의 제조 방법 |
| US10/213,856 US6613629B2 (en) | 2001-08-08 | 2002-08-07 | Methods for manufacturing storage nodes of stacked capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0047730A KR100416602B1 (ko) | 2001-08-08 | 2001-08-08 | 스택형 캐패시터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030013626A KR20030013626A (ko) | 2003-02-15 |
| KR100416602B1 true KR100416602B1 (ko) | 2004-02-05 |
Family
ID=19712989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0047730A KR100416602B1 (ko) | 2001-08-08 | 2001-08-08 | 스택형 캐패시터의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6613629B2 (ko) |
| KR (1) | KR100416602B1 (ko) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192827B2 (en) * | 2001-01-05 | 2007-03-20 | Micron Technology, Inc. | Methods of forming capacitor structures |
| KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| US7601649B2 (en) | 2004-08-02 | 2009-10-13 | Micron Technology, Inc. | Zirconium-doped tantalum oxide films |
| US7081421B2 (en) | 2004-08-26 | 2006-07-25 | Micron Technology, Inc. | Lanthanide oxide dielectric layer |
| US7588988B2 (en) | 2004-08-31 | 2009-09-15 | Micron Technology, Inc. | Method of forming apparatus having oxide films formed using atomic layer deposition |
| US7494939B2 (en) * | 2004-08-31 | 2009-02-24 | Micron Technology, Inc. | Methods for forming a lanthanum-metal oxide dielectric layer |
| US7235501B2 (en) * | 2004-12-13 | 2007-06-26 | Micron Technology, Inc. | Lanthanum hafnium oxide dielectrics |
| US7662729B2 (en) * | 2005-04-28 | 2010-02-16 | Micron Technology, Inc. | Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7972974B2 (en) * | 2006-01-10 | 2011-07-05 | Micron Technology, Inc. | Gallium lanthanide oxide films |
| JP2009529579A (ja) | 2006-03-10 | 2009-08-20 | アドバンスド テクノロジー マテリアルズ，インコーポレイテッド | チタネート、ランタネート及びタンタレート誘電体の膜の原子層堆積及び化学蒸着のための前駆体組成物 |
| KR100799024B1 (ko) * | 2006-06-29 | 2008-01-28 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 제조방법 |
| US8455049B2 (en) * | 2007-08-08 | 2013-06-04 | Advanced Technology Materials, Inc. | Strontium precursor for use in chemical vapor deposition, atomic layer deposition and rapid vapor deposition |
| US8663735B2 (en) * | 2009-02-13 | 2014-03-04 | Advanced Technology Materials, Inc. | In situ generation of RuO4 for ALD of Ru and Ru related materials |
| US7939442B2 (en) * | 2009-04-10 | 2011-05-10 | Micron Technology, Inc. | Strontium ruthenium oxide interface |
| KR101981724B1 (ko) | 2012-04-18 | 2019-05-23 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9443736B2 (en) | 2012-05-25 | 2016-09-13 | Entegris, Inc. | Silylene compositions and methods of use thereof |
| WO2014124056A1 (en) | 2013-02-08 | 2014-08-14 | Advanced Technology Materials, Inc. | Ald processes for low leakage current and low equivalent oxide thickness bitao films |
| TWI621161B (zh) * | 2015-06-05 | 2018-04-11 | 東京威力科創股份有限公司 | 用於內連線的釕金屬特徵部填補 |
| US10658235B2 (en) * | 2018-06-21 | 2020-05-19 | International Business Machines Corporation | Rework for metal interconnects using etch and thermal anneal |
| CN113496953B (zh) * | 2020-04-08 | 2023-12-05 | 长鑫存储技术有限公司 | 半导体存储器件及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230418B1 (ko) * | 1997-04-17 | 1999-11-15 | 윤종용 | 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법 |
-
2001
- 2001-08-08 KR KR10-2001-0047730A patent/KR100416602B1/ko active IP Right Grant
-
2002
- 2002-08-07 US US10/213,856 patent/US6613629B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030032238A1 (en) | 2003-02-13 |
| KR20030013626A (ko) | 2003-02-15 |
| US6613629B2 (en) | 2003-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100416602B1 (ko) | 스택형 캐패시터의 제조 방법 | |
| US7179706B2 (en) | Permeable capacitor electrode | |
| JP3485690B2 (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| US6326258B1 (en) | Method of manufacturing semiconductor device having thin film capacitor | |
| KR100438780B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100818267B1 (ko) | 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법 | |
| US6828190B2 (en) | Method for manufacturing capacitor of semiconductor device having dielectric layer of high dielectric constant | |
| KR100505397B1 (ko) | 반도체메모리소자의캐패시터제조방법 | |
| US6946341B2 (en) | Methods for manufacturing storage nodes of stacked capacitors | |
| US6762476B2 (en) | Dielectric element including oxide dielectric film and method of manufacturing the same | |
| KR100376268B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100677773B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100799127B1 (ko) | 반구형 그레인이 형성된 기둥 형태의 하부전극을 구비한캐패시터 및 그의 제조 방법 | |
| TWI277170B (en) | Method for fabricating capacitor in semiconductor device | |
| KR100827521B1 (ko) | 반도체 소자의 캐패시터 및 그의 제조 방법 | |
| KR20000043578A (ko) | 캐패시터 제조방법 | |
| KR100482754B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100646947B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR101111918B1 (ko) | 반도체 소자의 스토리지 노드 형성방법 | |
| JP2006135231A (ja) | 半導体装置及びその製造方法 | |
| KR20020018355A (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR20040051070A (ko) | 금속 스토리지 노드를 갖는 반도체 소자의 제조방법 | |
| KR20060084988A (ko) | 2 단계 열처리에 의한 반도체 소자의 커패시터 제조 방법 | |
| KR20030017910A (ko) | 반도체 소자의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140103 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 17 |