KR100482754B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 스토리지 노드 콘택 플러그의 상부에 희생 산화막을 형성하고, 상기 희생 산화막 상부에 캐패시터의 유전막을 증착한 후 고온 열처리공정을 실시하여 캐패시터의 유전막을 충분히 결정화시킨 후 순차적으로 상부전극과 하부전극을 형성함으로써 고온 열처리공정시 스토리지 노드 콘택 플러그의 상부 표면이 산화되는 것을 방지하고, 캐패시터의 상하부전극 간의 계면 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 개시한다.

Description

반도체 소자의 캐패시터 제조방법{Method for manufacturing a capacitor in semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터의 정전용량을 증가시키고, 스토리지 노드 콘택 저항을 감소시켜 우수한 소자 특성을 가질 수 있는 MIM(Metal Isulator Metal) 또는 MIS(Metal Insuator Silicon) 구조의 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화 경향은 예외 없이 모든 소자 제조공정에서 종래의 기술적 한계를 극복할 수 있는 새로운 기술을 요구한다. 그 중에서도 메모리 소자의 소자 동작에 충분한 정전용량을 확보하기 위한 캐패시터 제조기술의 개발은 필수 불가결한 요소이다.
일반적으로, 캐패시터의 유전막으로는 ONO(silicon oxide/silicon nitride/silion oxide) 및 NO(silicon nitride/silicon oxide)가 주로 사용되고 있다. 그러나, 최근에는 고유전율을 얻기 위하여 Ta2O5, (Ba1-xSr x)TiO3(이하, 'BST'라 함) 및 SrTiO3(이하, 'STO'라 함) 등과 같은 MOCVD(Metal Organic Chemical Vapor Deposition)막이 주로 사용되고 있다. 특히 Ta2O5막은 TiN, W, Ru 및 Pt 등의 금속을 캐패시터의 하부전극으로 사용할 경우 유전율을 크게 향상시킬 수 있어 금속/Ta2O5/금속(Metal Insulator Metal; MIM) 구조의 캐패시터에 대한 연구가 활발히 진행되고 있다.
그러나, 상기 막들은 증착 상태 그대로는 많은 양의 불순물을 포함하고 있으며, 증착 후에도 비정질 상태를 유지하고 있다. 이에 따라, 캐패시터의 누설 전류 특성을 개선하고 유전막을 결정화시켜 고유전 특성을 확보하기 위해서는 후속으로 산화 분위기 또는 불활성 분위기의 고온 열처리공정이 필수적으로 요구되고 있는 실정이다. 고온 열처리공정은 스토리지 노드 콘택 플러그(storage node contact plug)의 산화를 유발시켜 스토리지 노드 콘택 저항을 증가시키는 원인이 되고 있다. 이에 따라, 스토리지 노드 콘택 플러그의 산화를 방지하기 위하여 TiN, W 및 TiAlN 등을 이용한 배리어 금속 플러그(barrier metal plug) 공정이 도입되고 있으나, 고온 열처리공정시 온도, 분위기에 대한 제약이 많아 유전막의 막질 개선에 한계를 갖고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 캐패시터의 상하부전극 간의 계면 특성을 향상시키는데 그 목적이 있다.
또한, 본 발명은 스토리지 노드 콘택 플러그의 산화를 방지하여 캐패시터의 정전용량을 증가시키고, 스토리지 노드 콘택 저항을 감소시키는데 다른 목적이 있다.
또한, 본 발명은 최종적으로 우수한 소자 특성을 가지는 캐패시터를 형성하는데 또 다른 목적이 있다.
본 발명의 일측면에 따르면, 콘택 플러그를 포함하는 제1 층간 절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 콘택 플러그를 포함한 상기 제1 층간 절연막 상의 주변영역에 희생 산화막을 형성하는 단계와, 전체 구조 상부에 유전막을 증착하는 단계와, 상기 유전막 상에 상부전극을 증착하는 단계와, 상기 희생 산화막 사이가 매립되도록 제2 층간 절연막을 형성하는 단계와, 상기 희생 산화막의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 단계와, 상기 희생 산화막을 제거하는 단계와, 상기 희생 산화막이 제거된 영역에 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조방법을 제공한다.
본 발명의 다른 측면에 따르면, 콘택 플러그를 포함하는 층간 절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 콘택 플러그를 포함한 상기 층간 절연막 상의 주변영역에 희생 산화막을 형성하는 단계와, 전체 구조 상부에 유전막을 증착하는 단계와, 상기 유전막 상에 상기 희생 산화막 사이가 매립되도록 상부전극을 증착하는 단계와, 상기 희생 산화막의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 단계와, 상기 희생 산화막을 제거하는 단계와, 상기 희생 산화막이 제거된 영역에 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 캐패시터의 제조방법을 설명하기 위하여 단계적으로 도시한 단면도들이다. 여기서는 일례로 콘 캐이브형 캐패시터(concave type capacitor)에 대해 도시하였다. 또한, 도 1 내지 도 6에서 도시된 동일한 참조번호는 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.
도 1을 참조하면, 액티브 영역(active region)과 필드 영역(field region)으로 정의되며, DHF(Diluted HF), SC-1(NH4OH/H2O2/H2O용액) 및 BOE(Buffer Oxide Etchant) 중 적어도 어느 하나를 이용한 세정공정에 의해 세정된 반도체 기판(102)을 제공한다.
반도체 기판(102)의 필드 영역에 필드 산화막(104)을 형성한다. 이때, 필드 산화막(104)은 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치(trench) 구조로 형성하거나, LOCOS(LOCal Oxidation of Silicon) 공정을 이용하여 형성할 수도 있다.
이어서, 반도체 기판(102) 상에 다수의 게이트 전극(106)을 형성한다. 게이트 전극(106)은 게이트 산화막(106a) 및 폴리 실리콘막(106b)을 포함한다. 이때, 폴리 실리콘막(106b) 대신에 불순물로 도핑된 도프트 폴리 실리콘막을 사용할 수도 있다. 또한, 폴리 실리콘막(106b) 상에는 후속 공정시 게이트 전극(106)을 보호하기 위하여 하드 마스크층(미도시)이 형성될 수도 있다. 또한, 게이트 전극(106)의 양측벽에는 게이트 전극(106)을 보호하기 위하여 질화막으로 스페이서(미도시)를 형성할 수도 있다.
이어서, 게이트 전극(106)의 양측으로 노출되는 반도체 기판(102)에 이온주입공정을 실시하여 소오스 및 드레인 접합영역(108)을 형성한다. 이때, 소오스 및 드레인 접합영역(108)은 저농도 이온주입공정과 고농도 이온주입공정을 실시하여 형성한다.
이어서, 전체 구조 상부에 층간 절연막(inter layer dielectric)(이하, '제1 층간 절연막'이라 함)(110)을 증착한다. 이때, 제1 층간 절연막(110)은 SOG(Spin On Glass), USG(Un-doped silicate glass), BPSG(Boron-Phosphorus Silicate glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass) 및 IPO(Inter Poly Oxide) 중 적어도 어느 하나를 이용한다.
이어서, 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 이 포토레지스트 패턴을 이용한 식각공정을 실시하여 제1 층간 절연막(110)을 식각한다. 이로써 소오스 및 드레인 접합영역(108) 중 어느 하나가 오픈되고, 오픈되는 영역에 도전층을 증착하여 비트 라인(112)을 형성한다. 한편, 비트라인(112) 형성전에 랜딩 플러그(landing plug; 미도시)를 형성할 수도 있다.
이어서 전체 구조 상부에 층간 절연막(이하, '제2 층간 절연막'이라 함)(114)을 증착한다. 제2 층간 절연막(114)은 제1 층간 절연막(110)과 동일한 물질로 형성한다. 그런 다음, 제2 층간 절연막(114) 상에 포토레지스트 패턴(미도시)을 형성한 후 식각공정을 실시하여 스토리지 노드 콘택 플러그(116)가 형성될 영역을 형성한다.
이어서, 스토리지 노드 콘택 플러그(116)를 형성한다. 이때, 스토리지 노드 콘택 플러그(116)는 폴리 실리콘막(116a), 오믹 콘택층(ohmic contact layer; 116b) 및 확산 배리어층(diffusion barrier; 116c)을 포함한다. 여기서, 오믹 콘택층(116b)은 폴리 실리콘막(116a)과 확산 배리어층(116c) 간의 접촉력을 높이는 기능을 한다. 확산 배리어층(116c)은 후속 캐패시터 제조공정시 폴리 실리콘막(116a)으로 침투하는 산소와 같은 불순물의 침투를 방지하는 기능하며, TiN, W, TiAlN 등으로 형성한다.
도 2를 참조하면, 전체 구조 상부에 희생 산화막(sacrificial oxide; 118)을 증착한다. 그런 다음, 전체 구조 상부에 포토레지스트막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 희생 산화막(118)을 식각하여 스토리지 노드 콘택 플러그(116)와 대응되는 제2 층간 절연막(114) 상부의 주변영역에 원기둥 형태의 희생 산화막(118) 패턴을 형성한다. 이후, 상기 포토레지스트 패턴은 스트립공정에 의해 제거된다.
도 3을 참조하면, 전체 구조 상부에 유전막(120)을 증착한다. 유전막(120)은 Ta2O5막, BST막, STO막 및 PZT(PbZr1-xTixO3 )막과 같은 고유전막 등을 이용하여 50 내지 300Å의 두께로 증착한다. 이때, 유전막(120)의 증착방법으로는 단원자층 증착법(Atomic Layer Deposion; 이하, 'ALD'라 함) 또는 화학기상 증착법(Chemical Vapor Deposition; 이하, 'CVD'라 함)을 이용한다.
이어서, 전체 구조 상부에 대하여 열처리공정을 실시하여 유전막(120)을 결정화한다. 열처리공정은 산소 분위기 또는 질소 분위기에서 400 내지 850℃의 온도로 실시한다. 이때, 열처리공정으로는 급속열처리공정(Rapid Temperature Process; 이하 'RTP'라 함)을 이용하는 것이 바람직하다. 한편, 퍼니스(furnace) 열처리공정을 이용할 수도 있다.
이어서, 전체 구조 상부에 캐패시터의 상부전극(122)을 증착한다. 상부전극(122)은 Ru, RuO2, Pt, Ir 및 IrO2 등을 이용하여 100 내지 5000Å의 두께로 증착한다. 이때, 상부전극(122)의 증착방법으로는 ALD 또는 CVD를 이용하는 것이 바람직하다.
이어서, 상부전극(122)과 유전막(120) 간의 계면특성을 향상시키기 위하여 열처리공정을 실시한다. 열처리공정은 산소 분위기 또는 질소 분위기에서 650℃ 이하의 저온에서 실시한다. 바람직하게는 300 내지 650℃의 온도에서 실시한다. 이때, 열처리공정으로는 RTP 또는 퍼니스 열처리공정을 이용한다.
도 4를 참조하면, 전체 구조 상부에 층간 절연막(이하, '제3 층간 절연막'이라 함)(124)을 증착한다. 이때, 제3 층간 절연막(124)은 제1 층간 절연막(110)과 동일한 물질로 증착한다. 한편, 전체 구조 상부에 제3 층간 절연막(124) 대신에 상부전극(122)과 동일한 물질로 증착할 수도 있다.
이어서, 전체 구조 상부에 대하여 평탄화 공정을 실시하여 희생 산화막(118)을 노출시킨다. 이로써, 희생 산화막(118)을 경계로 인접한 유전막(120) 및 상부전극(122)들이 서로 분리된다. 이때, 평탄화 공정으로는 화학적기계적연마(Chemical Mechanical Polishing; 이하 'CMP'라 함) 또는 블랭켓(blanket), 에치백(etch back)을 이용한다.
이어서, 노출된 희생 산화막(118)에 대하여 식각공정을 실시하여 희생 산화막(118)을 제거하여 스토리지 노드 콘택 플러그(116)를 노출시킨다. 이때, 식각공정으로는 습식식각방식 또는 건식식각방식을 이용한다. 그런 다음, 희생 산화막(118) 제거공정시 발생하는 손상을 보상하기 위하여 불활성 분위기 또는 산소 분위기에서 650℃ 이하의 저온 열처리공정을 실시할 수도 있다. 바람직하게는 300 내지 650℃의 온도에서 실시한다. 이때, 불활성 가스로는 질소, 아르곤(Ar) 또는 제논(Xe)을 사용한다.
도 5를 참조하면, 도 4에서 제거된 희생 산화막(118)의 영역을 갭 필링(gap filling) 하도록 전체 구조 상부에 캐패시터의 하부전극(126)을 증착한다. 하부전극(126)은 Ru, RuO2, Pt, Ir 및 IrO2 등을 이용하여 100 내지 5000Å의 두께로 증착한다. 이때, 하부전극(126)의 증착방법으로는 ALD 또는 CVD를 이용하는 것이 바람직하다. 한편, 하부전극(126)은 캐패시터가 MIS(Metal Isulator Silicon) 구조인 경우에는 폴리 실리콘막을 이용하여 100 내지 5000Å의 두께로 증착할 수도 있다.
도 6을 참조하면, 전체 구조 상부에 대하여 평탄화 공정을 실시하여 제3 층간 절연막(124)을 노출시킨다. 이로써, 희생 산화막(118)이 제거된 부위는 하부전극(126)에 의해 매립되고, 하부전극(126), 유전막(120) 및 상부전극(122)을 포함하는 콘 캐이브형 캐패시터가 완성된다. 이때, 평탄화 공정으로는 CMP 또는 블랭켓, 에치백과 같은 전면 식각공정을 이용한다. 그런 다음, 평탄화 공정시 발생하는 손상을 보상하기 위하여 불활성 분위기 또는 산소 분위기에서 650℃ 이하의 저온 열처리공정을 실시할 수도 있다. 바람직하게는 300 내지 650℃의 온도에서 실시한다. 그런 다음, 포토리소그래피(photolithography) 공정 및 금속배선 공정을 실시하여 금속 배선층(128)을 형성한다. 금속 배선층(128)으로는 Al, Cu 및 Pt 등과 같은 도전성 물질을 이용한다.
한편, 본 발명에서는 MIM 구조의 캐패시터의 제조방법에 대해서만 설명을 하였으나, 이는 일례로 MIS(Metal Isulator Silicon) 구조의 캐패시터에도 적용할 수있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 스토리지 노드 콘택 플러그의 상부에 희생 산화막을 형성하고, 상기 희생 산화막 상부에 캐패시터의 유전막을 증착한 후 고온 열처리공정을 실시함으로써 고온 열처리공정시 스토리지 노드 콘택 플러그의 상부 표면이 산화되는 것을 방지할 수 있다.
또한, 본 발명에서는 스토리지 노드 콘택 플러그의 상부 표면의 산화를 방지함으로써 캐패시터의 정전용량을 증가시키고, 스토리지 노드 콘택 저항을 감소시킬 수 있다.
또한, 본 발명에서는 캐패시터의 상부전극을 형성하기 전에 고온 열처리공정을 실시하여 캐패시터의 유전막을 충분히 결정화시킨 후 순차적으로 상부전극과 하부전극을 형성함으로써 캐패시터의 상하부전극 간의 계면 특성을 향상시킬 수 있다.
또한, 본 발명에서는 최종적으로 우수한 소자 특성을 가지는 캐패시터를 형성할 수 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 필드 산화막
106a : 게이트 산화막 106b : 폴리 실리콘막
106 : 게이트 전극 108 : 소오스 및 드레인 접합영역
110 : 제1 층간 절연막 112 : 비트라인
114 : 제2 층간 절연막 116a : 폴리 실리콘막
116b : 오믹 콘택층 116c : 확산 배리어층
116 : 스토리지 노드 콘택 플러그
118 : 희생 산화막 120 : 유전막
122 : 상부전극 124 : 제3 층간 절연막
126 : 하부전극 124 : 금속 배선층

Claims (12)

  1. (a) 콘택 플러그를 포함하는 제1 층간 절연막이 형성된 반도체 기판을 제공하는 단계;
    (b) 상기 콘택 플러그를 포함한 상기 제1 층간 절연막 상의 주변영역에 희생 산화막을 형성하는 단계;
    (c) 전체 구조 상부에 유전막을 증착하는 단계;
    (d) 상기 유전막 상에 상부전극을 증착하는 단계;
    (e) 상기 희생 산화막 사이가 매립되도록 제2 층간 절연막을 형성하는 단계;
    (f) 상기 희생 산화막의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 단계;
    (g) 상기 희생 산화막을 제거하는 단계; 및
    (h)열처리공정을 실시하여 상기 희생 산화막 제거시 발생되는 손상을 보상하는 단계; 및
    (i) 상기 희생 산화막이 제거된 영역에 하부전극을 형성하는 단계를 포함한는 것을 특징으로 하는 캐패시터의 제조방법.
  2. (a) 콘택 플러그를 포함하는 층간 절연막이 형성된 반도체 기판을 제공하는 단계;
    (b) 상기 콘택 플러그를 포함한 상기 층간 절연막 상의 주변영역에 희생 산화막을 형성하는 단계;
    (c) 전체 구조 상부에 유전막을 증착하는 단계;
    (d) 상기 유전막 상에 상기 희생 산화막 사이가 매립되도록 상부전극을 증착하는 단계;
    (e) 상기 희생 산화막의 상부 표면이 노출될 때까지 평탄화 공정을 실시하는 단계;
    (f) 상기 희생 산화막을 제거하는 단계;
    (g)열처리공정을 실시하여 상기 희생 산화막 제거시 발생되는 손상을 보상하는 단계; 및
    (h) 상기 희생 산화막이 제거된 영역에 하부전극을 형성하는 단계를 포함한는 것을 특징으로 하는 캐패시터의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유전막은 Ta2O5막, BST막, STO막 또는 PZT(PbZr1-xTix O3)막으로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 유전막은 ALD 또는 CVD 방법을 이용하여 50 내지 300Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 (c)단계와 상기 (d)단계 사이에 상기 유전막을 결정화시키기 위하여 열처리공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  6. 제 5 항에 있어서,
    상기 열처리공정은 RTP 또는 퍼니스 방식으로 실시하되, 산소 분위기 또는 질소 분위기에서 400 내지 850℃의 온도로 실시하는 것을 특징으로 하는 캐패시터의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 상부전극은 Ru, RuO2, Pt, Ir 또는 IrO2를 이용하여 100 내지 5000Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극은 폴리 실리콘막으르 이용하여 100 내지 5000Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 스토리지 노드 콘택 플러그는 폴리 실리콘막, 오믹 콘택층 및 확산 배리어층의 적층구조로 형성되는 것을 특징으로 하는 캐패시터의 제조방법.
  10. 제 1 항 또는 제 2항에 있어서,
    상기 희생 산화막을 제거한 후에 실시하는 열처리공정은 RTP 또는 퍼니스 방식으로 실시하며 산소 분위기 또는 질소 분위기에서 300 내지 650℃의 온도로 실시하는 것을 특징으로 하는 캐패시터의 제조방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극은 Ru, RuO2, Pt, Ir 또는 IrO2를 이용하여 100 내지 5000Å의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극을 형성한 후 전체 구조 상부에 대하여 열처리공정을 실시하는 단계를 더 포함하되,
    상기 열처리공정은 RTP 또는 퍼니스 방식으로 실시하며 산소 분위기 또는 질소 분위기에서 300 내지 650℃의 온도로 실시하는 것을 특징으로 하는 캐패시터의 제조방법.
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