KR20080108697A - 커패시터의 형성 방법 및 반도체 소자의 제조방법 - Google Patents
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Abstract
금속-유전막-금속으로 이루어진 커패시터 형성방법에 있어서, 기판 상에 식각율이 서로 다른 제1 절연막과 제2 절연막을 반복 적층하여 절연막을 형성한 후 상기 기판의 노출시키는 제1 개구부를 포함하는 예비 절연막 패턴을 형성한다. 상기 제1 개구부에 노출된 예비 상기 절연막 패턴의 제2 절연막을 과 식각하여 부분적으로 확장된 폭을 갖는 제2 개구부를 포함하는 절연막 패턴을 형성한다. 상기 제2 개구부 내부 및 절연막 패턴 상에 금속을 포함하는 상부 전극막을 연속적으로 형성한다. 상기 상부 전극막 상에 유전막을 연속적으로 형성한다. 상기 유전막 상에 금속을 포함하는 하부 전극막을 연속적으로 형성한다. 그 결과 상기 기판 상에는 상부전극과 하부전극 사이의 접촉 면적이 향상된 커패시터가 형성된다.
Description
도 1은 종래의 MIM 구조를 갖는 커패시터를 나타내는 단면도이다.
도 2 내지 5는 본 발명의 일 실시예에 따른 MIM 구조를 갖는 커패시터의 형성방법을 나타내는 공정단면도들이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 MIM 구조의 커패시터를 포함하는 반도체 소자의 제조방법을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 104 : 제1 개구부
105 : 제2 개구부 110 : 제1 층간절연막 패턴
112 : 제2 층간절연막 패턴 120 : 하부 전극막
130 : 유전막 140 : 상부 전극막
본 발명은 커패시터 및 이를 포함하는 반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는, MIM(metal insulator metal) 구조를 갖는 커패시터 및 이를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 상기 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 일반적으로, DRAM 장치와 LOGIC장치에는 커패시터가 장착된다. 상기 커패시터는 고정 밀도이며 전압에 의존하지 않고 안정된 특성을 갖도록 형성되어야 한다. 상기 커패시터로서 폴리실리콘-절연체-폴리실리콘(Polysilcon-insulator-Polysilcon : 이하 PIP)구조 또는 금속-절연체-반도체 (metal-insulator-semiconductor : 이하 MIS)구조를 갖는 커패시터가 범용적으로 사용되고 있다.
그러나, PIP 구조의 커패시터는 가해지는 전압에 따라 커패시턴스의 특성이 변화하는 문제가 있다. 구체적으로, 하부 전극 및 상부 전극을 도핑된 폴리실리콘으로 사용하기 때문에, 전압을 가할 시에 상기 하부 전극과 절연막의 계면 및 상기 상부 전극과 절연막의 계면에 공핍층이 형성된다. 상기 공핍층은 상기 커패시터 절연막의 두께가 증가되는 효과를 나타내기 때문에 안정적인 커패시턴스를 확보하기가 어렵다. 더구나, 최근의 90nm이하의 디자인 룰을 갖는 고 집적화된 반도체 장치에 상기 PIP구조의 커패시터를 채용하는 경우에는 원하는 커패시턴스를 만족시키기 가 어려운 실정이다. 또한, MIS 구조의 커패시터는 유전막과 실리콘막 사이에 고유전막을 형성하기가 어렵기 때문에 높은 커패시턴스를 수득하는 것이 용이하지 않다.
이러한 문제점을 극복하기 위해 최근에는 상기 MIS 구조의 커패시터 및 PIP 구조의 커패시터를 대체할 수 있는 상부 및 하부 전극 모두가 귀금속이나 내열 금속으로 이루어진 MIM(Metal-Insulator-Metal) 커패시터 형성 기술이 제안되었다.
도 1은 종래의 MIM 구조를 갖는 커패시터를 나타내는 단면도이다.
도 1에 개시된 MIM 구조의 커패시터(50)를 형성하는 방법에 대하여 살펴보면, 우선 도전성 패턴(12) 표면을 노출시키는 개구부(14)를 포함하는 절연막 패턴(20)을 기판(10) 상에 형성한다. 상기 절연막 패턴 상에 티타늄 질화물(TiN) 또는 금속을 포함하는 하부 전극막(미도시)을 균일한 두께로 형성한다. 이후, 상기 하부 전극막 상에 실리콘 실화물 또는 고유전 물질로 이루어진 유전막(미도시)을 연속적으로 형성한다. 상기 유전막 상에 금속을 포함하는 상부 전극막(미도시)을 균일한 두께로 형성한다. 이후, 상기 절연막 상에 존재하는 상부 전극막, 유전막 및 하부 전극막을 패터닝 한다. 그 결과 도 1에 도시된 바와 같이 상기 개구부(14) 내에 존재하고, 하부 전극(32) 유전막 패턴(34) 및 상부전극(36)을 포함하는 MIM 구조의 커패시터(50)가 형성된다.
그러나, 상술한 MIM 구조의 커패시터의 제조방법으로는 디자인룰이 80nm 이하로 메모리 장치의 집적도가 증가할 경우 단위 셀의 단면적이 감소로 인해 단위 면적당 커패시턴스(capacitance)의 용량을 증가시키는데 제한이 따르게 되었다. 또 한, 공정 단순화 측면에서 볼 때 시간과 비용의 한계로 인해 여러 공정진행을 통해 커패시턴스의 용량을 증가시키는데 따르게 되었다
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상부전극과 하부전극 사이의 접촉면적을 증가시켜 커패시턴스의 용량이 향상된 커패시터의 형성방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 단위 면적당 커패시턴스의 용량이 향상된 커패시터를 포함하는 반도체 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 커패시터 형성방법에 있어서, 기판 상에 식각율이 서로 다른 제1 절연막과 제2 절연막을 반복 적층하여 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 기판의 노출시키는 제1 개구부를 포함하는 예비 절연막 패턴을 형성한다. 상기 제1 개구부에 노출된 예비 상기 절연막 패턴의 제2 절연막을 과 식각하여 그르부를 형성함으로서, 상기 그루부에 의해 부분적으로 확장된 폭을 갖는 제2 개구부를 포함하는 절연막 패턴을 형성한다. 상기 제2 개구부 내부 및 절연막 패턴 상에 금속을 포함하는 상부 전극막을 연속적으로 형성한다. 상기 상부 전극막 상에 유전막을 연속적으로 형성한다. 상기 유전막 상에 금속을 포함하는 하부 전극막을 연속적으로 형성한다. 그 결과 상기 기판 상에는 상부전극과 하부전극 사이의 접촉 면적이 향상된 커패시터가 형성된다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 있어서, 하부 도전성 구조물이 형성된 기판 상에 식각율이 서로 다른 제1 절연막과 제2 절연막을 반복 적층하여 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 하부 도전성 구조물을 노출시키는 제1 개구부들을 포함하는 예비 층간절연막 패턴을 형성한다. 상기 제1 개구부들에 노출된 예비 층간절연막 패턴의 제2 절연막을 과 식각하여 그르부를 형성함으로서, 상기 그루부에 의해 부분적으로 확장된 폭을 갖는 제2 개구부들을 포함하는 층간절연막 패턴을 형성한다. 상기 제2 개구부들의 내부 및 층간절연막 패턴 상에 금속을 포함하는 상부 전극막을 연속적으로 형성한다. 상기 상부 전극막 상에 유전막을 연속적으로 형성한다. 상기 유전막 상에 금속을 포함하는 하부 전극막을 연속적으로 형성한다. 상기 층간절연막 패턴 상에 존재하는 상부 전극막, 유전막 및 하부 전극막을 순차적으로 패터닝하여 상부전극, 유전막 패턴 및 하부전극을 포함하는 커패시터를 형성한다. 상기 커패시터 상에 균일한 두께를 갖는 캡핑막을 형성한다. 그 결과 셀 당 단위면의 확장 없이 커패시턴스가 향상된 커패시터를 포함하는 반도체 소자가 완성된다.
상기와 같은 본 발명에 따르면, 서로 다른 식각율을 갖는 절연막들이 반복적층된 절연막 패턴에 별도의 습식 식각 공정을 수행함으로서 상기 절연막들의 식각율 차이에 의해 내 측벽에 단차를 갖는 절연막 패턴을 형성할 수 있다. 이후, 상기 절연막 패턴의 단차를 갖는 내 측벽을 따라 상부전극이 형성됨으로 인해 상기 상부전극은 그 표면적이 증가되어 커패시터의 커패시턴스가 크게 향상될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다양한 형태로 구현될 수 있다. 오히려, 여기서 개시되는 실시예들은 본 발명의 사상이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공 되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
커패시터 형성방법
도 2 내지 5는 본 발명의 일 실시예에 따른 MIM 구조를 갖는 커패시터의 형성방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 기판(100)상에 상기 기판의 표면을 부분적으로 노출시키는 제1 개구부(104)를 갖는 제1 층간절연막 패턴(110)을 형성한다.
구체적으로는, 기판(100) 상에 서로 다른 식각율을 갖는 물질이 반복하여 적층된 구조를 갖는 층간절연막을 형성한다. 예를 들면, 상기 기판(100)으로 절연막을 관통하는 콘택 패드가 형성된 실리콘 기판을 사용할 수 있다. 상기 층간절연막은 제1 절연막(106)과 상기 제1 절연막보다 높은 식각율을 갖는 제2 절연막(108)이 서로 반복된 구조를 갖는다.
상기 제1 절연막(106)을 구성하는 절연물의 예로서는 실리콘 산화물, 실콘산질화물, 실리콘 질화물, 실리콘 탄화물 등을 들 수 있다. 또한, 상기 제2 절연막(106)을 구성하는 절연물의 예로서는 수소, 탄소, 메틸(methyl),페닐(phenyl) 및 인(phosphorous)과 같은 유기기를 포함하는 저 유전 물질을 들 수 있다. 일 예로서, 상기 제2 절연막(108)은 수소 실세스퀴옥산막(HSQ), 메틸 실세스퀴옥산막(MSQ), 다공성 수소 실세스퀴옥산막(P-HSQ) 또는 다공성 메틸 실세스퀴옥산막(P-MSQ), CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass), SiC(silicon carbide)막, SiCOH막 등을 들 수 있다.
이어서, 상기 층간절연막에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(도시 안됨)을 상기 층간절연막 상에 형성한다. 예를 들면, 상기 마스크 패턴은 실리콘 질화물 또는 실리콘 산질화물로 형성할 수 있다. 이어서, 상기 마스크 패턴에 노출된 층간절연막을 상기 기판의 상면이 노출될 때가지 식각한다. 그 결과 수직한 프로파일을 갖는 제1 개구부(104)를 포함하는 제1 층간절연막 패턴(110)이 형성된다. 일 예로서, 필요한 경우에는 상기 제1 층간절연막 패턴(110)의 형성시 상기 기판(100)의 손상을 방지하기 위해 층간절연막을 형성하기 전에 식각 저지막(도시되지 않음)을 더 형성할 수 있다.
도 3을 참조하면, 상기 제1 개구부(104)에 노출된 상기 제2 절연막(106)을 과 식각하여 그루브(groove; G)를 형성함으로서, 상기 그루브(G)에 의해 부분적으로 확장된 폭을 갖는 제2 개구부(105)를 포함하는 제2 층간절연막 패턴(112)을 형성한다.
구체적으로, 제1 개구부(104)에 노출되고, 상기 제1 절연막(106)과 제2 절연막(108)이 순차적으로 적층된 구조를 갖는 제1 층간절연막 패턴(110)에 습식식각 공정을 수행한다. 그 결과, 상기 제1 개구부(104)에 노출된 상기 제1 층간절연막 패턴(110)의 상기 2 절연막(108)은 과 식각되어 그루브(G)가 형성된다. 여기서, 상기 제2 절연막(108)에 형성된 그루브(G)는 상기 제1 절연막(106)에 비해 상기 제2 절연막(108)을 빠른 속도로 식각할 수 있는 식각액을 사용함으로서 형성된다.
이에 따라, 상기 제1 층간절연막 패턴(110)에 포함된 제2 절연막(108)의 과 식각으로 그루브(G)가 형성됨으로 인해 상기 제2 층간절연막 패턴(112)은 적어도 2 개의 단차가 형성된 내벽을 갖는다. 더욱이, 상기 그루브(G)가 형성됨으로 인해 제1 개구부는 부분적으로 확장된 폭을 갖는 제2 개구부(105)로 형성된다. 이때, 상기 습식 식각공정에 의해 상기 제1 절연막은 제1 절연막 패턴(106a)으로 상기 제2 절연막은 제2 절연막 패턴(108a)으로 형성된다.
일 예로서, 상기 제1 절연막이 메틸 실세스퀴옥산막이고, 상기 제2 절연막이 실리콘 산화막일 경우 불화수소를 포함하는 식각액을 수행하여 제1 층간절연막 패턴(110)을 부분적으로 확장된 폭을 갖는 제2 개구부(105)를 포함하는 제2 층간절연막 패턴(112)으로 형성할 수 있다.
도 4를 참조하면, 상기 제2 개구부(105) 및 제2 층간절연막 패턴(112) 상에 금속을 포함하는 하부 전극막(120)을 형성한다.
구체적으로는, 상기 제2 개구부(105)에 노출된 단차를 갖는 내벽 및 제2 층간절연막 패턴(112) 상에 금속물질을 증착하여 실질적으로 균일한 두께를 갖는 하부 전극막(120)을 형성한다. 그 결과 하부 전극막(120)은 제2 개구부(105)에 노출된 기판의 표면과, 제2 개구부(105)에 노출된 제2 층간절연막 패턴의 단차를 갖는 내벽과 제2 층절연막 패턴(112) 상에 균일한 두께를 가지면서 연속적으로 형성된 다. 이에 따라, 상기 하부 전극막(120)은 그 면적이 증가될 수 있는 굴곡을 갖는 형상을 갖는다.
상기 금속 물질의 예로서는 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN)막, 텅스텐 질화물(WiN) 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄알루미늄질화물(TiAlN), 티타늄실리콘질화물(TiSiN), 탄탈륨알루미늄질화물(TaAlN), 탄탈륨실리콘질화물(TaSiN), 구리(Cu), 구리알루미늄(CuAl), 알루미늄 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 상기 금속 물질을 단독으로 사용하여 상기 하부 전극막(120)을 형성할 경우 상기 하부 전극막(120)은 단일막 구조를 갖고, 상기 금속 물질을 혼합하여 상기 하부 전극막(120)을 형성할 경우 상기 상부 전극막은 다층막 구조를 갖는다.
도 5를 참조하면, 상기 하부 전극막(120) 상에 균일한 두께를 갖는 유전막(130)을 형성한다. 상기 유전막(130)은 실리콘산화물, 실리콘 질화물, 강유전체 또는 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 유전막을 구성하는 물질의 예로서는 SiO2, SiN, SiON, SiCOH, HfO2, ZrO2, Al2O3, TiO2, Ta2O5, STO, BST, PZT등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 여기서, 상기 유전막은 상기 하부 전극막과 대응되는 형상을 갖기 때문에 이후 형성되는 상부전극과의 접촉면적이 증가된다.
다음에, 상기 유전막(130) 상에 상부 전극막(140)을 균일한 두께를 갖도록 형성한다. 이에 따라, 상기 상부 전극막(140)은 유전막과 대응되는 형상으로 형성되어 유전막과의 접촉면적이 증가된다. 상기 금속 물질의 예로서는 텅스텐(W), 티 타늄(Ti), 티타늄 질화물(TiN)막, 텅스텐 질화물(WiN) 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄알루미늄질화물(TiAlN), 티타늄실리콘질화물(TiSiN), 탄탈륨알루미늄질화물(TaAlN), 탄탈륨실리콘질화물(TaSiN), 구리(Cu), 구리알루미늄(CuAl), 알루미늄 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 상기 금속 물질을 단독으로 사용하여 상기 상부 전극막(140)을 형성할 경우 상기 상부 전극막(140)은 단일막 구조를 갖고, 상기 금속 물질을 혼합하여 상기 상부 전극막(140)을 형성할 경우 상기 상부 전극막은 다층막 구조를 갖는다.
이후 도면에 도시하지 않았지만, 상기 절연막 패턴 상에 존재하는 상부 전극막(140), 유전막(130) 및 하부 전극막(120)을 순차적으로 패터닝하여 상부 전극, 유전막 패턴 및 하부전극으로 구성된 커패시터를 형성할 수 있다. 또한, 상기 커패시터 상에 균일한 두께를 갖는 캡핑막을 형성하는 단계를 더 수행할 수 있다. 상기 캡핑막을 구성하는 물질의 예로서는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 티타늄 실리콘 질화물(TiSiN)들을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.
커패시터를 포한하는 반도체 소자의 제조방법
도 6 내지 도 12는 본 발명의 일 실시예에 따른 MIM 구조의 커패시터를 포함하는 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 6을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(202)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(도시 안됨)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극(204) 및 게이트 마스크(206)를 포함하는 게이트 구조물(210)들이 형성된다.
이어서, 게이트 구조물(210)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(210)들의 양 측벽에 게이트 스페이서(미도시)를 형성한다.
상기 게이트 스페이서가 형성된 게이트 구조물(210)들을 이온 주입 마스크로 이용하여 게이트 구조물(210)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한다. 이후, 열 처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 형성한다. 상기 제1 콘택 영역(212)은 제1 패드(222)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(214)은 제2 패드(224)가 접속되는 비트 라인 콘택 영역에 해당된다.
이에 따라, 기판(200) 상에는 각기 게이트 구조물(210) 및 제1 및 제2 콘택 영역들(212, 214)을 포함하는 트랜지스터들이 형성된다.
도 7을 참조하면, 상기 트랜지스터를 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(220)을 형성한다. 제1 층간절연막(220)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(220)의 상부를 제거하여 제1 층간절연막(220)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(220)은 게이트 마스크(206)의 상면으로부터 소정의 높이를 갖도록 형성된다.
이어서, 상기 제1 층간절연막(220) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(220)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(220)을 관통하여 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 노출시키는 제1 콘택홀들(미도시)을 형성한다. 상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(212)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(214)을 노출시킨다.
이어서, 상기 제2 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(220)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(220)의 상면이 노출될 때까지 상기 제2 도전막에 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에는 제1 패드(222)와 제2 패드(224)가 형성된다. 상기 제1 패드(222)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(224)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 패드(222)및 제2 패드(224)를 포함하는 제1 층간절연막(220) 상에 제2 층간절연막(미도시)을 형성한다. 제2 층간절연막은 후속하여 형성되는 비트 라인과 제1 패드(222)를 전기적으로 절연시키는 역할을 한다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막의 상부를 평탄화 한다. 상기 평탄화된 제2 층간절연막 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막을 부분적으로 식각함으로써, 상기 제2 층간절연막에 제2 패드(224)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(224)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀을 채우면서 제2 층간절연막 상에 제3 도전막(도시 안됨)을 형성한다.
이어서, 상기 제3 도전막을 패터닝하여 상기 제2 패드와 전기적으로 연결되는 비트 라인(230)을 형성한다. 비트 라인(230)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
이어서, 상기 비트 라인(230)이 형성된 제2 층간절연막을 덮는 제3 층간절연막(240)을 형성한다. 제3 층간절연막(240)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
이어서, 상기 제3 층간절연막(240) 상에 제4 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(240) 및 제2 층간절연막을 부분적으로 식각함으로써, 제1 패드(222)들을 노출시키는 제3 콘택홀(도시 안됨)들을 형성한다. 여기서, 상기 제3 콘택홀들은 각기 커패시터의 콘택패드가 형성되는 콘택홀에 해당된다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(240) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(250)를 형성한다. 제3 패드(250)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(222)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
도 8을 참조하면, 제3 패드(250) 및 제3 층간절연막(240) 상에 식각방지막(252)을 형성한다. 예를 들면, 상기 식각방지막(252)은 이후 상기 제1 개구부(255)를 갖는 몰드막 패턴(260) 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 패드(250)의 식각 손상을 방지하기 위해 형성된다.
상기 식각 저지막(252) 상에 서로 다른 식각율을 갖는 제1 절연막(253)과 제2 절연막(254)을 2층 이상 반복하여 몰드막을 형성한다. 이에 따라, 상기 몰드막은 제1 절연막(253)과 상기 제1 절연막보다 높은 식각율을 갖는 제2 절연막(254)이 서로 반복된 구조를 갖는다. 상기 제1 절연막(253)을 구성하는 절연물의 예로서는 실리콘 산화물, 실콘산질화물, 실리콘 질화물, 실리콘 탄화물 등을 들 수 있다. 또한, 상기 제2 절연막(254)을 구성하는 절연물의 예로서는 수소, 탄소, 메틸(methyl),페닐(phenyl) 및 인(phosphorous)과 같은 유기기를 포함하는 저 유전 물질을 들 수 있다.
상기 몰드막의 두께 및 제1 절연막(253)과 제2 절연막(254)의 반복은 커패시터에서 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시 터를 형성하기 위하여 몰드막의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막 상에 식각 마스크를 형성한 후 식각 마스크에 노출된 몰드막을 건식 식각한다. 그 결과 상기 제3 콘택(250)의 상에 존재하는 식각저지막(252)을 노출시키는 제1 개구부(255)들을 포함하는 제1 몰드막 패턴(260)이 형성된다.
도 9를 참조하면, 상기 제1 개구부들(255)에 노출된 상기 제1 몰드막 패턴(260)의 제2 절연막(254)을 과 식각하여 그루브(groove; G)를 형성함으로서, 상기 그루브(G)에 의해 부분적으로 확장된 폭을 갖는 제2 개구부(262)들을 포함하는 제2 몰드막 패턴(264)을 형성한다.
구체적으로, 제1 개구부(255)들에 노출되고, 상기 제1 절연막(253)과 제2 절연막(254)이 순차적으로 적층된 구조를 갖는 제1 몰드막 패턴(260)에 습식식각 공정을 수행한다. 그 결과, 상기 제1 개구부(255)들에 노출된 상기 제1 몰드막 패턴(260)의 상기 제2 절연막(254)은 과 식각되어 그루브(G)가 형성된다. 여기서, 상기 제2 절연막(254)에 형성된 그루브(G)는 상기 제1 절연막(253)에 비해 상기 제2 절연막(108)을 빠른 속도로 식각할 수 있는 식각액을 사용함으로서 형성된다. 이에 따라, 상기 제1 몰드막 패턴(260)에 포함된 제2 절연막(254)은 과 식각되어 그루브(G)가 형성됨으로 인해 상기 제2 몰드막 패턴(262)은 적어도 2 개의 단차가 갖는 내벽을 포함한다. 더욱이, 상기 그루브(G)의 형성으로 인해 제1 개구부(255)들은 부분적으로 확장된 폭을 갖는 제2 개구부(264)들로 형성된다. 이때, 상기 습식 식각 공정에 의해 상기 식각 저지막은 완전히 된다.
도 10을 참조하며, 상기 제2 개구부(264)들에 노출된 제2 몰드막 패턴(262)의 내 측벽 및 제2 몰드막(262) 상에 하부 전극으로 제공되기 위한 하부 전극막(270)을 연속적으로 형성한다. 상기 하부 전극막(270)은 하부의 제3 콘택(250)과 서로 다른 재질의 물질로서 이루어진다. 상기 하부 전극막(270)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 하부 전극막(270)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 하부 전극막(270)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다. 상기 하부 전극막(270)은 제2 개구부의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 하부 전극막(270)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다.
도 11을 참조하면, 상기 하부막 전극(270) 상에 균일한 두께를 갖는 유전막(280)을 형성한다. 상기 유전막(280)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다. 다음에, 상기 유전막(280) 상에 상부 전극막(290)을 형성한다. 상기 상부 전극막(290)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다.
도 12를 참조하면, 상기 제2 몰드막 패턴(264) 상에 존재하는 상부 전극막(290), 유전막(280) 및 하부 전극막(270)을 순차적으로 패터닝하여 상부전극(291), 유전막 패턴(281) 및 하부전극(271)을 포함하는 커패시터(295)를 형성한다. 이후, 상기 커패시터(259) 상에 균일한 두께를 갖는 캡핑막(298)을 더 형성할 수 있다. 그 결과 커패시턴스가 향상된 커패시터를 포함하는 반도체 소자가 완성된다.
상술한 바와 같이 본 발명에 따르면, 서로 다른 식각율을 갖는 절연막들이 반복적층된 절연막 패턴에 별도의 습식 식각 공정을 수행함으로서 상기 절연막들의 식각율 차이에 의해 내 측벽에 단차를 갖는 절연막 패턴을 형성할 수 있다. 이후, 상기 절연막 패턴의 단차를 갖는 내 측벽을 따라 상부전극이 형성됨으로 인해 상기 상부전극은 그 표면적이 증가되어 커패시터의 커패시턴스가 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 기판 상에 식각율이 서로 다른 제1 절연막과 제2 절연막을 반복 적층하여 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 기판의 노출시키는 제1 개구부를 포함하는 예비 절연막 패턴을 형성하는 단계;상기 제1 개구부에 노출된 예비 상기 절연막 패턴의 제2 절연막을 과 식각하여 그르부를 형성함으로서, 상기 그루부에 의해 부분적으로 확장된 폭을 갖는 제2 개구부를 포함하는 절연막 패턴을 형성하는 단계;상기 제2 개구부 내부 및 절연막 패턴 상에 금속을 포함하는 상부 전극막을 연속적으로 형성하는 단계;상기 상부 전극막 상에 유전막을 연속적으로 형성하는 단계; 및상기 유전막 상에 금속을 포함하는 하부 전극막을 연속적으로 형성하는 단계를 포함하는 커패시터 형성 방법.
- 제1항에 있어서, 상기 절연막은 제1절연막/제2절연막/제1 절연막/제2 절연막 제1 절연막이 순차적으로 구조를 갖는 것을 특징으로 하는 커패시터 형성 방법.
- 제1항에 있어서, 상기 제1 절연막은 수소, 탄소, 메틸(methyl),페닐(phenyl) 및 인(phosphorous)과 같은 유기기를 포함하는 저 유전물로 형성하는 하는 것을 특 징으로 커패시터 형성방법.
- 제1항에 있어서, 상기 제2 절연막은 실리콘 산화물, 실콘산질화물, 실리콘 질화물 및 실리콘 탄화물로 이루어진 군에서 선택된 하나의 물질을 포함하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 제1 절연막보다 제2 절연막에 높은 식각속도를 갖는 식각액을 이용한 습식식각공정을 수행하여 제2 개구부를 포함하는 절연막 패턴을 형성하고 상기 제2 개구부에 노출된 절연막 패턴은 적어도 2 개의 단차가 형성된 내 측벽을 갖는 것을 특징으로 커패시터 형성방법.
- 제1항에 있어서, 상기 상부 금속막 또는 하부 금속막은 Ti, TiN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, Cu, CuAl, Al 및 W로 이루어진 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 유전막은 SiO2, SiN, SiON, SiCOH, HfO2, ZrO2, Al2O3, TiO2, Ta2O5, STO, BST, PZT로 이루어진 군에서 선택된 적어도 하나의 물질을 포함함는 것을 특징으로 하는 커패시터 형성방법.
- 하부 도전성 구조물이 형성된 기판 상에 식각율이 서로 다른 제1 절연막과 제2 절연막을 반복 적층하여 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 상기 하부 도전성 구조물을 노출시키는 제1 개구부들을 포함하는 예비 층간절연막 패턴을 형성하는 단계;상기 제1 개구부들에 노출된 예비 층간절연막 패턴의 제2 절연막을 과 식각하여 그르부를 형성함으로서, 상기 그루부에 의해 부분적으로 확장된 폭을 갖는 제2 개구부들을 포함하는 층간절연막 패턴을 형성하는 단계;상기 제2 개구부들의 내부 및 층간절연막 패턴 상에 금속을 포함하는 상부 전극막을 연속적으로 형성하는 단계;상기 상부 전극막 상에 유전막을 연속적으로 형성하는 단계;상기 유전막 상에 금속을 포함하는 하부 전극막을 연속적으로 형성하는 단계;상기 층간절연막 패턴 상에 존재하는 상부 전극막, 유전막 및 하부 전극막을 순차적으로 패터닝하여 상부전극, 유전막 패턴 및 하부전극을 포함하는 커패시터를 형성하는 단계; 및상기 커패시터 상에 균일한 두께를 갖는 캡핑막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 캡핑막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 또는 티타늄 실리콘 질화물(TiSiN) 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 제1 절연막은 수소, 탄소, 메틸(methyl),페닐(phenyl) 및 인(phosphorous)과 같은 유기기를 포함하는 저 유전물로 형성하고, 상기 제2 절연막은 실리콘 산화물, 실콘산질화물, 실리콘 질화물 및 실리콘 탄화물로 이루어진 군에서 선택된 하나의 물질을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020017719A (ja) * | 2018-07-23 | 2020-01-30 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体装置 |
| CN113345896A (zh) * | 2020-03-03 | 2021-09-03 | 华邦电子股份有限公司 | 动态随机存取存储器装置及其制造方法 |
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2007
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