KR102336105B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 절연층을 형성하고, 상기 절연층 상에 실리콘(Si)을 포함하는 제1 마스크 패턴 및 상기 제1 마스크 패턴 상에 산화물을 포함하는 제2 마스크 패턴을 형성하고, 상기 절연층의 상면, 상기 제1 마스크 패턴의 측벽 및 상기 제2 마스크 패턴을 덮고, 탄소(C)를 포함하는 코팅층을 형성하고, 상기 코팅층의 일부 및 상기 제2 마스크 패턴을 제거하고, 상기 제1 마스크 패턴의 상면 및 상기 코팅층의 측벽 상에 금속층을 형성하고, 상기 코팅층을 제거하여 상기 절연층의 상면을 노출시키고, 상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층을 식각하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 예컨대, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지되거나 또는 증가하는 것이 요구되고 있다. 요구되는 정전 용량 증가에 따라 실린더형 하부 전극들의 종횡비가 매우 커지고 있다. 그에 따라, 실린더형 하부 전극들이 유전체 증착 전에 쓰러지거나 부러지는 문제가 빈번하게 발생하고 있다.
본 발명이 해결하고자 하는 과제는, 실리콘 마스크 및 금속층을 포함하는 하이브리드 마스크 패턴을 이용하여 생산성을 향상시키는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 기판 상에 절연층을 형성하고, 상기 절연층 상에 실리콘(Si)을 포함하는 제1 마스크 패턴 및 상기 제1 마스크 패턴 상에 산화물을 포함하는 제2 마스크 패턴을 형성하고, 상기 절연층의 상면, 상기 제1 마스크 패턴의 측벽 및 상기 제2 마스크 패턴을 덮고, 탄소(C)를 포함하는 코팅층을 형성하고, 상기 코팅층의 일부 및 상기 제2 마스크 패턴을 제거하고, 상기 제1 마스크 패턴의 상면 및 상기 코팅층의 측벽 상에 금속층을 형성하고, 상기 코팅층을 제거하여 상기 절연층의 상면을 노출시키고, 상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층을 식각하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 다른 몇몇 실시예는, 기판 상에 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막이 순차적으로 적층된 절연층을 형성하고, 상기 절연층 상에 제1 마스크 패턴 및 상기 제1 마스크 패턴 상에 제2 마스크 패턴을 형성하고, 상기 절연층의 상면, 상기 제1 마스크 패턴의 측벽 및 상기 제2 마스크 패턴을 덮는 코팅층을 형성하고, 상기 코팅층의 일부 및 상기 제2 마스크 패턴을 제거하여, 상기 코팅층의 측벽의 일부 및 상기 제1 마스크 패턴의 상면을 노출시키고, 상기 제1 마스크 패턴의 상면 상에 금속층을 형성하고, 상기 코팅층을 제거하여 상기 절연층의 상면을 노출시키고, 상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층의 일부를 식각하고, 상기 금속층을 제거하여 상기 제1 마스크 패턴의 상면을 노출시키고, 상기 제1 마스크 패턴을 마스크로 이용하여 상기 절연층의 나머지 일부를 식각하여 상기 절연층 내에 콘택홀을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 또 다른 몇몇 실시예는, 기판 상에 절연층을 형성하고, 제1 개구와, 상기 제1 개구와 제1 방향으로 이격된 제2 개구와, 상기 제1 개구와 상기 제1 방향과 다른 제2 방향으로 이격된 제3 개구를 각각 포함하고, 상기 절연층 상에 순차적으로 적층된 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제1 내지 제3 개구를 채우도록 탄소(C)를 포함하는 코팅층을 형성하고, 상기 제2 마스크 패턴을 제거하고, 상기 제1 마스크 패턴 상에 상기 제1 마스크 패턴과 서로 오버랩되는 금속층을 형성하고, 상기 코팅층을 제거하여 상기 제1 내지 제3 개구를 통해 상기 절연층의 상면을 노출시키고, 상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층 내에 콘택홀을 형성하고, 상기 콘택홀 내에 하부 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 3 내지 도 17은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 및 도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치의 평면도이다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치의 평면도이다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 도시한 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는, 기판(100), 층간 절연막(110), 콘택 플러그(120), 식각 저지막(202), 제1 서포터 패턴(220), 제2 서포터 패턴(240), 하부 전극(260), 캐패시터 유전막(270) 및 상부 전극(280)을 포함한다.
반도체 장치는 서로 이격되어 배치되는 복수의 구조물을 포함할 수 있다. 예를 들어, 제1 구조물(S1)과 제2 구조물(S2)은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 또한, 제3 구조물(S3)은 제1 구조물(S1)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 방향(DR1)과 제2 방향(DR2) 방향이 이루는 각도(θ1)는 예각일 수 있다. 예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 방향이 이루는 각도(θ1)는 60도 일 수 있다. 이 경우, 각각의 구조물들은 벌집(honeycomb) 형상의 육각형의 꼭지점 및 중심에 배치될 수 있다.
도 1에는 각각의 구조물들이 서로 동일한 간격으로 이격된 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 각각의 구조물들의 이격된 간격들 중 적어도 하나는 다를 수 있다.
제1 내지 제3 구조물(S1, S2, S3) 각각은 그 내부에 내벽을 따라 배치되는 하부 전극(260)과, 하부 전극(260) 상에 배치되는 캐패시터 유전막(270)과, 캐패시터 유전막(270) 상에 배치되는 상부 전극(280)을 포함할 수 있다. 다만, 도 1에는 설명의 편의를 위해 캐패시터 유전막(270) 및 상부 전극(280)은 생략된다.
복수의 서포터 패턴은 각각의 구조물들을 지지할 수 있다. 구체적으로, 미드 서포터 패턴 즉, 제1 서포터 패턴(220)은 기판(100) 상에 배치되어 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다. 제1 서포터 패턴(220)은 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 일부를 노출시키는 오픈 영역(R1) 및 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 나머지 일부를 감싸는 지지 영역을 포함할 수 있다. 제1 서포터 패턴(220)은 지지 영역을 이용하여 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다.
도 1에는 제1 서포터 패턴(220)의 오픈 영역(R1)이 제1 내지 제3 구조물(S1, S2, S3) 사이에만 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 서포터 패턴(220)의 오픈 영역(R1)은 인접한 다른 구조물들 사이에도 형성될 수 있다.
제1 서포터 패턴(220)의 오픈 영역(R1)은 원형 형상을 가질 수 있다. 구체적으로, 제1 서포터 패턴(220)의 오픈 영역(R1)의 측벽은 원형 형상의 제1 가상의 라인(VL1)을 따라 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 서포터 패턴(220)의 오픈 영역(R1)은 예를 들어, 직사각형 또는 평행사변형 형상의 가상의 라인을 따라 형성될 수 있다.
탑 서포터 패턴 즉, 제2 서포터 패턴(240)은 제1 서포터 패턴(220) 상에 배치되어 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다. 제2 서포터 패턴(240)은 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 일부를 노출시키는 오픈 영역(R1) 및 제1 내지 제3 구조물(S1, S2, S3) 각각의 측벽의 나머지 일부를 감싸는 지지 영역을 포함할 수 있다. 제2 서포터 패턴(240)은 지지 영역을 이용하여 제1 내지 제3 구조물(S1, S2, S3)을 지지할 수 있다.
도 1에는 제2 서포터 패턴(240)의 오픈 영역(R1)이 제1 내지 제3 구조물(S1, S2, S3) 사이에만 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 서포터 패턴(240)의 오픈 영역(R1)은 인접한 다른 구조물들 사이에도 형성될 수 있다.
제2 서포터 패턴(240)의 오픈 영역(R1)은 원형 형상을 가질 수 있다. 구체적으로, 제2 서포터 패턴(240)의 오픈 영역(R1)의 측벽은 원형 형상의 제1 가상의 라인(VL1)을 따라 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 서포터 패턴(240)의 오픈 영역(R1)은 예를 들어, 직사각형 또는 평행사변형 형상의 가상의 라인을 따라 형성될 수 있다.
제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 각각은 예를 들어, 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 탄탈륨 산화물(TaO) 중 적어도 하나를 포함할 수 있다.
이 경우, 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 동일한 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 서로 다른 물질을 포함할 수 있다.
도 2를 참조하면, 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 디스플레이용 유리 기판 및 SOI(Semiconductor On Insulator) 기판 중 어느 하나일 수 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 들어 설명한다. 기판(100)은 제1 도전형(예를 들어, P형)일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되어 있지는 않지만, 기판(100)과 하부 전극(260) 사이에는 비트 라인 및 워드 라인으로 사용되는 게이트 전극이 배치될 수 있다. 기판(100)에는 단위 활성 영역과 소자 분리 영역이 형성될 수 있다. 예를 들어, 하나의 단위 활성 영역 내에 두 개의 트랜지스터가 형성될 수 있다.
기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 층간 절연막(110)은 단일층 또는 다층일 수 있다.
층간 절연막(110) 내에, 층간 절연막(110)을 관통하도록 콘택 플러그(120)가 형성될 수 있다. 콘택 플러그(120)는 기판(100) 내에 형성된 소오스/드레인 영역과 전기적으로 연결될 수 있다.
콘택 플러그(120)는 도전성 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 전극(260)은 기판(100) 상에 형성될 수 있다. 예를 들어, 하부 전극(260)은 층간 절연막(110) 내에 형성된 콘택 플러그(120) 상에 형성될 수 있다. 하부 전극(260)은 하부의 콘택 플러그(120)와 전기적으로 연결될 수 있다. 하부 전극(260)은 기판(100)이 배치된 평면과 수직 방향으로 연장되어 형성될 수 있다. 즉, 하부 전극(260)은 기판(100)의 두께 방향으로 길게 연장될 수 있다.
하부 전극(260)은 예를 들어, 실린더 형상을 가질 수 있다. 이 경우, 몇몇 실시예에서, 실린더 형상을 갖는 하부 전극(260)의 측벽은 도 2에 도시된 바와 같이 일정한 경사 프로파일을 갖는 형상을 가질 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 실린더 형상을 갖는 하부 전극(260)의 측벽은 계단 형상을 가질 수 있다.
하부 전극(260)은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등)에서 선택된 적어도 하나를 포함할 수 있다.
제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 인접하는 하부 전극(260) 사이에 배치될 수 있다. 다만, 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 도 1 및 도 2에 도시된 바와 같이, 제1 내지 제3 구조물(S1, S2, S3) 사이에 형성되는 오픈 영역(R1)에는 배치되지 않는다. 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 예를 들어, 하부 전극(260)과 직접 접촉될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 서로 이격되어 배치될 수 있다. 구체적으로, 제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 하부 전극(260)이 연장되는 방향으로 이격되어 배치될 수 있다. 예를 들어, 제1 서포터 패턴(220)은 제2 서포터 패턴(240)보다 기판(100)의 상면에 가깝게 배치될 수 있다.
기판(100)으로부터 하부 전극(260)의 상면까지의 높이는 기판(100)으로부터 제2 서포터 패턴(240)의 상면까지의 높이와 동일할 수 있다. 즉, 하부 전극(260)의 최상부와 제2 서포터 패턴(240)의 상면이 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캐패시터 유전막(270)은 하부 전극(260), 제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 상에 컨포말하게 형성될 수 있다. 캐패시터 유전막(270)은 하부 전극(260)의 외벽 및 내벽에 전체적으로 형성될 수 있다. 캐패시터 유전막(270)은 단층 또는 복수 층으로 이루어질 수 있다.
캐패시터 유전막(270)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 17을 참조하여 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3 내지 도 17은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 기판(100) 상에 절연층(200)이 형성될 수 있다. 절연층(200)은 기판(100) 상에 순차적으로 적층된 식각 저지막(202), 제1 몰드막(210), 제1 서포터막(222), 제2 몰드막(230) 및 제2 서포터막(242)을 포함할 수 있다.
식각 저지막(202)은 산화물을 포함하는 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 저지막(202)은 CVD(Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 식각 저지막(202)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 저지막(202) 상에 제1 몰드막(210)이 형성될 수 있다. 제1 몰드막(210)은 실리콘 산화물을 포함할 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
도 3에는 제1 몰드막(210)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 몰드막(210)은 서로 다른 식각 속도를 갖는 두 개 이상의 층을 포함할 수 있다.
제1 몰드막(210) 상에 제1 서포터막(222)이 형성될 수 있다. 후속 공정을 통해, 제1 서포터막(222)은 제1 서포터 패턴(도 2의 220)을 형성할 수 있다. 제1 서포터막(222)의 위치는 이후에 형성되는 콘택홀(도 13의 H)의 형상 및 콘택홀(도 13의 H)이 형성되는 식각 시간의 변화에 대응하여 필요에 따라 조절될 수 있다.
제1 서포터막(222) 상에 제2 몰드막(230)이 형성될 수 있다. 제2 몰드막(230)은 산화물을 포함할 수 있다. 제2 몰드막(230)은 예를 들어, PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다.
제2 몰드막(230)은 제1 몰드막(210)과 서로 다른 불순물 농도를 갖는 산화물을 사용하여 형성될 수 있다. 이로 인해, 제1 몰드막(210)과 제2 몰드막(230)은 각각 상이한 식각 속도로 식각될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 몰드막(230)은 제1 몰드막(210)과 동일한 물질을 포함할 수 있다.
제2 몰드막(230) 상에 제2 서포터막(242)이 형성될 수 있다. 후속 공정을 통해, 제2 서포터막(242)은 제2 서포터 패턴(도 2의 240)을 형성할 수 있다.
도 4를 참조하면, 절연층(200) 상에 마스크막(301)이 형성될 수 있다. 마스크막(301)은 CVD(Chemical Vapor Deposition) 공정 또는 Diffusion 공정을 통행 형성될 수 있다.
마스크막(301)은 예를 들어, 실리콘(Si)만을 포함하거나 또는 도핑된 실리콘(Si)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 5를 참조하면, 마스크막(도 4의 301) 상에 제2 마스크 패턴(320)이 형성될 수 있다. 구체적으로, 마스크막(도 4의 301) 상에 제1 개구(도 1의 O1), 제1 개구(도 1의 O1)와 제1 방향(도 1의 DR1)으로 이격된 제2 개구(O2) 및 제1 개구(도 1의 O1)와 제2 방향(도 1의 DR2)으로 이격된 제3 개구(O3)를 포함하는 제2 마스크 패턴(320)이 형성될 수 있다.
제2 마스크 패턴(320)은 예를 들어, 산화물을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제2 마스크 패턴(320)을 마스크로 이용하여 마스크막(도 4의 301)을 식각하여 제1 마스크 패턴(310)을 형성할 수 있다.
이로 인해, 절연층(200) 상에 실리콘(Si)을 포함하는 제1 마스크 패턴(310) 및 산화물을 포함하는 제2 마스크 패턴(320)이 순차적으로 적층된 구조를 형성할 수 있다.
도 6을 참조하면, 절연층(200), 제1 마스크 패턴(310) 및 제2 마스크 패턴(320)을 덮도록 코팅층(330)이 형성될 수 있다. 구체적으로, 제1 내지 제3 개구(O1, O2, O3)에 의해 노출된 제2 서포터막(242)의 상면과, 제1 마스크 패턴(310)의 측벽과, 제2 마스크 패턴(320)의 상면 및 측벽을 덮도록 코팅층(330)이 형성될 수 있다.
이 경우, 코팅층(330)은 스핀 온 코팅(spin on coating) 공정을 통해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
코팅층(330)은 탄소(C)를 포함할 수 있다. 이 경우, 코팅층(330)은 예를 들어, 탄소(C)만을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 코팅층(330)의 일부가 제거될 수 있다. 구체적으로, 에치 백(etch back) 공정을 통해, 제2 마스크 패턴(320)의 상면이 노출되도록 코팅층(330)의 일부를 제거할 수 있다.
이 경우, 도 7에 도시된 바와 같이, 제2 마스크 패턴(320)의 상부 측벽의 일부도 노출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 잔존하는 코팅층(330)의 상면 및 제2 마스크 패턴(320)의 상면은 동일 평면 상에 형성될 수 있다.
도 8을 참조하면, 제2 마스크 패턴(320)을 제거하여 제1 마스크 패턴(310)의 상면이 노출될 수 있다. 예를 들어, 산화물을 포함하는 제2 마스크 패턴(320)은 HF를 이용하여 습식 식각(wet etching)을 통해 선택적으로 제거될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 마스크 패턴(310) 상에 금속층(340)이 형성될 수 있다. 구체적으로, 금속층(340)은 제1 마스크 패턴(310)의 상면 및 코팅층(330)의 측벽의 일부 상에 형성될 수 있다. 즉, 금속층(340)의 상면은 코팅층(330)의 상면보다 기판(100)에 가깝게 형성될 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 금속층(340)의 상면은 코팅층(330)의 상면과 동일 평면 상에 형성될 수 있다.
금속층(340)은 제1 마스크 패턴(310) 상에 금속을 선택적으로 증착시킴으로써 형성될 수 있다. 예를 들어, 금속층(340)은 CVD(Chemical Vapor Deposition) 공정 또는 Electroless Deposition 공정을 통해 제1 마스크 패턴(310) 상에 형성될 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 금속층(340)은 제1 마스크 패턴(310) 및 코팅층(330)을 덮도록 금속을 증착한 후에 금속의 일부를 식각하여 형성될 수 있다.
금속층(340)은 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄화물(WC), 알루미늄(Al), 알루미늄 산화물(Al2O3), 티타늄(Ti), 티타늄 산화물(TiO), 탄탈륨(Ta), 탄탈륨 산화물(TaO), 텅스텐 실리콘(WSi) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 코팅층(330)은 제거하여 절연층(200)의 상면 즉, 제2 서포터막(242)의 상면의 일부를 노출시킬 수 있다. 예를 들어, 탄소(C)로 이루어진 코팅층(330)은 산소(O)를 이용한 Asing 공정을 통해 산화시켜 제거될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 되는 것은 아니다.
도 11 내지 도 13을 참조하면, 제1 마스크 패턴(310) 및 금속층(340)을 마스크로 이용하여 절연층(200)을 식각함으로써 절연층(200) 내에 콘택홀(H)이 형성될 수 있다.
도 11을 참조하면, 제1 마스크 패턴(310) 및 금속층(340)을 마스크로 이용하여 절연층(200)의 일부가 식각될 수 있다. 구체적으로, 제1 마스크 패턴(310) 및 금속층(340)을 마스크로 이용하여 제2 서포터막(242), 제2 몰드막(230) 및 제1 서포터막(222)이 식각될 수 있다.
제2 서포터막(242), 제2 몰드막(230) 및 제1 서포터막(222)이 순차적으로 식각되는 동안, 금속층(340)의 일부도 식각되어 두께가 얇아질 수 있다.
도 12를 참조하면, 금속층(340)이 제거되어 제1 마스크 패턴(310)의 상면이 노출될 수 있다. 이 경우, 예를 들어, 금속층(340)은 고온의 황산(H2SO4) 및 염산(HCl)이 혼합된 에천트를 이용하여 습식 식각을 통해 제거될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 13을 참조하면, 제1 마스크 패턴(310)을 마스크로 이용하여 절연층(200)의 나머지 일부가 식각될 수 있다. 구체적으로, 제1 마스크 패턴(310)을 마스크로 이용하여 제1 몰드막(210)이 식각될 수 있다. 제1 몰드막(210)이 식각되는 동안, 제1 마스크 패턴(310)의 일부도 식각되어 두께가 얇아질 수 있다.
도 11 내지 도 13에 도시된 공정을 통해, 절연층(200) 내에 콘택홀(H)이 형성될 수 있다.
도 14를 참조하면, 콘택홀(H)에 의해 노출된 콘택 플러그(120)의 상면과, 콘택홀(H)의 내벽과, 제1 마스크 패턴(310)의 측벽 및 상면 상에 하부 전극막(262)이 형성될 수 있다. 이 경우, 하부 전극막(262)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 전극막(262)은 도전성 물질일 수 있고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 15를 참조하면, 하부 전극막(262) 상에 콘택홀(H)을 채우도록 희생막(266)이 형성될 수 있다. 희생막(266)은 갭-필(gap filling) 능력이 좋은 물질을 포함할 수 있고, 예를 들어, USG(Undoped Silica Glass) 또는 SOG(Spin On Glass) 등과 같은 산화물을 포함할 수 있다. 희생막(266)은 후속 공정에서 하부 전극(260)을 완성하기 위해 수행되는 연마 공정 및 식각 공정 동안 하부 전극(260)을 보호하는 기능을 수행할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정 및 에치 백(etch back) 공정 중 적어도 하나를 포함하는 공정을 이용하여, 제2 서포터막(242)의 상면이 노출될 때까지 하부 전극막(262), 제1 마스크 패턴(310) 및 희생막(266)의 일부를 제거할 수 있다.
이로 인해, 콘택 플러그(120)와 전기적으로 연결되는 하부 전극(260)이 콘택홀(H) 내에 형성될 수 있고, 각각의 하부 전극(260)은 전기적으로 분리될 수 있다. 희생막(266)은 하부 전극(260)이 형성된 콘택홀(H) 내부에 채워져 있을 수 있다.
도 16을 참조하면, 제2 서포터막(도 15의 242)의 일부, 하부 전극(260) 및 희생막(266) 상에 제3 마스크 패턴(350)이 형성될 수 있다.
구체적으로, 인접한 하부 전극(260) 사이의 영역 즉, 도 1에 도시된 오픈 영역(R1)에 해당하는 영역과 오버랩되는 영역을 제외한 제2 서포터막(242)의 일부, 하부 전극(260) 및 희생막(266) 상에 제3 마스크 패턴(350)이 형성될 수 있다. 이 경우, 오픈 영역(도 1의 R1)은 제3 마스크 패턴(350)에 의해 정의될 수 있다.
이어서, 제3 마스크 패턴(350)을 마스크로 이용하여, 제2 서포터막(도 15의 242)이 식각함으로써 제2 서포터 패턴(240)이 형성될 수 있다. 제2 서포터막(도 15의 242)은 식각 공정 예를 들어, 건식 식각 공정을 이용하여 식각될 수 있다.
이어서, 제2 몰드막(도 15의 230)은 제2 서포터막(도 15의 242)이 식각되어 형성된 트렌치를 통해 식각 공정 예를 들어, 습식 식각 공정을 이용하여 식각될 수 있다.
이 경우, 제1 서포터막(도 15의 222)과 제2 서포터 패턴(240) 사이에 형성된 제2 몰드막(도 15의 230) 역시 식각될 수 있다.
이어서, 제3 마스크 패턴(350)을 마스크로 이용하여, 제1 서포터막(도 15의 222)을 식각함으로써 제1 서포터 패턴(220)이 형성될 수 있다. 제1 서포터막(도 15의 222)은 식각 공정 예를 들어, 건식 식각 공정을 이용하여 식각될 수 있다.
이 경우, 식각 저지막(202)과 제1 서포터 패턴(220) 사이에 형성된 제1 몰드막(도 15의 210) 역시 식각될 수 있다.
이어서, 제1 몰드막(210)은 제1 서포터막(도 15의 222)이 식각되어 형성된 트렌치를 통해 식각 공정 예를 들어, 습식 식각 공정을 이용하여 식각될 수 있다.
상술한 공정을 통해, 복수의 콘택홀(H) 사이에 형성된 절연층(도 15의 200)을 식각하여, 복수의 하부 전극(260) 각각의 측벽의 일부를 노출시키는 오픈 영역(도 1의 R1)이 형성될 수 있다.
제1 서포터막(도 15의 222)의 일부 및 제2 서포터막(도 15의 242)의 일부가 건식 식각 공정을 통해 제거되는 것으로 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 제1 몰드막(도 15의 210) 및 제2 몰드막(도 15의 230)이 습식 식각 공정을 통해 제거되는 것으로 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 17을 참조하면, 제3 마스크 패턴(도 16의 350) 및 희생막(도 16의 266)을 제거한 후에, 하부 전극(260)의 외벽, 하부 전극(260)의 내벽, 제1 서포터 패턴(220), 제2 서포터 패턴(240) 및 식각 저지막(202) 상에 캐패시터 유전막(270)이 형성될 수 있다. 이 경우, 캐패시터 유전막(270)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2를 참조하면, 캐패시터 유전막(270) 상에 상부 전극(280)이 형성될 수 있다. 구체적으로, 상부 전극(280)은 실린더 형상을 갖는 각각의 구조물 내부의 하부 전극(260) 사이와, 인접한 서로 다른 하부 전극(260) 사이와, 제1 서포터 패턴(220)과 제2 서포터 패턴(240) 사이와, 제1 서포터 패턴(220)과 식각 저지막(202) 사이에 형성될 수 있다. 이러한 공정을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법은 실리콘 마스크 패턴 및 금속층을 포함하는 하이브리드 마스크 패턴을 이용하여 높은 종횡비를 갖는 구조에서 절연층을 효과적으로 식각함으로써 생산성을 향상시킬 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 제조 방법은, DRAM의 제조 방법을 예시적으로 설명하고 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 다른 몇몇 실시예에서, 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법에서 사용되는 실리콘 마스크 패턴 및 금속층으로 형성된 하이브리드 마스크를 이용하여, Vertical NAND의 제조 공정에서 채널 홀(channel hole)을 형성할 수 있다.
또한, 또 다른 몇몇 실시예에서, 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법에서 사용되는 실리콘 마스크 패턴 및 금속층으로 형성된 하이브리드 마스크를 이용하여, 게이트 전극 사이에 형성된 절연층을 식각하여 콘택홀을 형성할 수 있다.
이하에서, 도 18 및 도 19를 참조하여 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 17에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 18 및 도 19는 본 발명의 기술적 사상에 따른 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18을 참조하면, 도 3 내지 도 8에 도시된 반도체 장치의 제조 공정이 수행된 후에, 제1 마스크 패턴(310) 및 코팅층(330)을 덮도록 제1 금속층(341)이 형성될 수 있다. 구체적으로, 제1 금속층(341)은 제1 마스크 패턴(310)의 상면, 코팅층(330)의 노출된 측벽 및 상면 상에 컨포말하게 증착될 수 있다.
도 19를 참조하면, 제1 금속층(341) 상에 제2 금속층(342)이 형성될 수 있다. 구체적으로, 제1 금속층(341)이 컨포말하게 증착됨으로써 각각의 코팅층(330) 사이에 형성된 보이드(void)에 제2 금속층(342)이 증착될 수 있다.
도 19에는 제2 금속층(342)이 각각의 코팅층(330) 사이의 제1 금속층(341) 상에만 증착되는 것으로 도시되어 있지만, 다른 몇몇 실시예에서, 제2 금속층(342)은 각각의 코팅층(330) 사이의 제1 금속층(341) 뿐만 아니라, 각각의 코팅층(330)의 상면 상에도 증착될 수 있다.
제2 금속층(342)은 제1 금속층(341)과 동일한 금속을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 금속층(341) 및 제2 금속층(342)은 도 9에 도시된 금속층(340)과 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 금속층(341) 및 제2 금속층(342)의 일부를 식각하여 코팅층(330)의 상면 및 측벽의 일부를 노출시킬 수 있다. 이러한 공정을 통해 도 9에 도시된 바와 같이, 제1 마스크 패턴(310) 상에 금속층(340)이 형성될 수 있다.
이하에서, 도 20 및 도 21을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 17에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 20 및 도 21은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20을 참조하면, 도 3 내지 도 13에 도시된 반도체 장치의 제조 공정이 수행된 후에, 절연층(200) 내에 형성된 콘택홀(도 13의 H)의 내부에 하부 전극막(462)을 완전히 채울 수 있다. 이 경우, 하부 전극막(462)은 제1 마스크 패턴(310)의 측벽 및 상면 상에도 형성될 수 있다.
도 21을 참조하면, CMP(Chemical Mechanical Polishing) 공정 및 에치 백(etch back) 공정 중 적어도 하나를 포함하는 공정을 이용하여, 제2 서포터막(242)의 상면이 노출될 때까지 하부 전극막(462) 및 제1 마스크 패턴(310)을 제거할 수 있다.
이로 인해, 콘택 플러그(120)와 전기적으로 연결되는 하부 전극(460)이 콘택홀(도 13의 H) 내에 형성될 수 있고, 각각의 하부 전극(460)은 전기적으로 분리될 수 있다.
이러한 공정을 통해 필라(pillar) 형상을 갖는 하부 전극(460)을 형성할 수 있다.
이하에서, 도 5 및 도 22를 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1, 도 3 내지 도 17에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 22는 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치의 평면도이다.
도 22를 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치는 각각의 구조물들이 직사각형(Rectangular) 형상의 꼭지점에 배치될 수 있다.
구체적으로, 반도체 장치는 제1 구조물(S1), 제1 구조물(S1)과 제1 방향(DR1)으로 이격된 제2 구조물(S2), 제1 구조물(S1)과 제3 방향(DR3)으로 이격된 제3 구조물(S3), 제3 구조물(S3)과 제1 방향(DR1)으로 이격된 제4 구조물(S4)을 포함할 수 있다.
제1 방향(DR1)과 제3 방향(DR3) 방향이 이루는 각도(θ1 + θ2)는 90도 일 수 있다. 제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 각각의 오픈 영역(R2)의 측벽은 원형 형상의 제2 가상의 라인(VL2)을 따라 형성될 수 있다.
도 5 및 도 22를 참조하면, 제2 서포터막(242) 상에 제1 개구(O1), 제1 개구(O1)와 제1 방향(DR1)으로 이격된 제2 개구(O2), 제1 개구(O1)와 제3 방향(DR3)으로 이격된 제3 개구(O3), 제3 개구(O3)와 제1 방향(DR1)으로 이격된 제4 개구(O4)를 포함하는 제1 마스크 패턴(310)을 형성한 후에 후속 공정을 수행함으로써 도 22에 도시된 반도체 장치를 제조할 수 있다.
이하에서, 도 16 및 도 23을 참조하여 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1, 도 3 내지 도 17에 도시된 반도체 장치 및 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치의 평면도이다.
도 23을 참조하면, 본 발명의 기술적 사상에 따른 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 제조된 반도체 장치는 제1 구조물(S1), 제1 구조물(S1)과 제1 방향(DR1)으로 이격된 제2 구조물(S2), 제1 구조물(S1)과 제2 방향(DR2)으로 이격된 제3 구조물(S3), 제3 구조물(S3)과 제1 방향(DR1)으로 이격된 제4 구조물(S4)을 포함할 수 있다.
제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 각각의 오픈 영역(R3)의 측벽은 평행사변형 형상의 제3 가상의 라인(VL3)을 따라 형성될 수 있다.
도 16 및 도 23을 참조하면, 오픈 영역(R3)을 형성하기 위해 제3 마스크 패턴(350)을 이용하여 절연층(도 15의 200)을 식각할 때, 제3 마스크 패턴(350)이 오픈 영역(R3)에 대응하는 개구를 갖도록 형성한 후에 후속 공정을 수행함으로써 도 23에 도시된 반도체 장치를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 절연층
220: 제1 서포터 패턴 240: 제2 서포터 패턴
260: 하부 전극 270: 캐패시터 유전막
280: 상부 전극 310: 제1 마스크 패턴
320: 제2 마스크 패턴 330: 코팅층
340: 금속층

Claims (10)

  1. 기판 상에 절연층을 형성하고,
    상기 절연층 상에 실리콘(Si)을 포함하는 제1 마스크 패턴 및 상기 제1 마스크 패턴 상에 산화물을 포함하는 제2 마스크 패턴을 형성하고,
    상기 절연층의 상면, 상기 제1 마스크 패턴의 측벽 및 상기 제2 마스크 패턴을 덮고, 탄소(C)를 포함하는 코팅층을 형성하고,
    상기 제2 마스크 패턴의 상면 상에 형성된 상기 코팅층의 일부를 제거하여 상기 제2 마스크 패턴의 상면을 노출시키고,
    상기 제2 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 상면을 노출시키고,
    상기 제1 마스크 패턴의 상면 및 상기 코팅층의 나머지 부분의 측벽 상에 금속층을 형성하고,
    상기 코팅층의 나머지 부분을 제거하여 상기 절연층의 상면을 노출시키고,
    상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 절연층을 형성하는 것은,
    상기 기판 상에 제1 몰드막, 제1 서포터막, 제2 몰드막, 제2 서포터막을 순차적으로 적층하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 절연층을 식각하는 것은,
    상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 제2 서포터막, 상기 제2 몰드막 및 상기 제1 서포터막을 식각하고,
    상기 금속층을 제거하여 상기 제1 마스크 패턴의 상면을 노출시키고,
    상기 제1 마스크 패턴을 마스크로 이용하여 상기 제1 몰드막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 금속층을 형성하는 것은,
    상기 제1 마스크 패턴의 상에 금속을 선택적으로 증착시켜, 상기 제1 마스크 패턴의 상면 및 상기 코팅층의 나머지 부분의 측벽의 일부를 덮도록 상기 금속층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 금속층을 형성하는 것은,
    상기 제1 마스크 패턴 및 상기 코팅층의 나머지 부분을 완전히 덮도록 금속을 증착시키고,
    상기 금속의 일부를 식각하여 상기 코팅층의 나머지 부분의 상면 및 측벽의 일부를 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 코팅층의 나머지 부분을 제거하여 상기 절연층의 상면을 노출시키는 것은,
    산소(O)를 이용하여 상기 코팅층의 나머지 부분을 산화시켜 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막이 순차적으로 적층된 절연층을 형성하고,
    상기 절연층 상에 제1 마스크 패턴 및 상기 제1 마스크 패턴 상에 제2 마스크 패턴을 형성하고,
    상기 절연층의 상면, 상기 제1 마스크 패턴의 측벽 및 상기 제2 마스크 패턴을 덮는 코팅층을 형성하고,
    상기 제2 마스크 패턴의 상면 상에 형성된 상기 코팅층의 일부를 제거하여 상기 제2 마스크 패턴의 상면을 노출시키고,
    상기 제2 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 상면을 노출시키고,
    상기 제1 마스크 패턴의 상면 상에 금속층을 형성하고,
    상기 코팅층의 나머지 부분을 제거하여 상기 절연층의 상면을 노출시키고,
    상기 제1 마스크 패턴 및 상기 금속층을 마스크로 이용하여 상기 절연층의 일부를 식각하고,
    상기 금속층을 제거하여 상기 제1 마스크 패턴의 상면을 노출시키고,
    상기 제1 마스크 패턴을 마스크로 이용하여 상기 절연층의 나머지 일부를 식각하여 상기 절연층 내에 콘택홀을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 콘택홀을 형성한 후에,
    상기 콘택홀의 내벽을 따라 하부 전극을 형성하고,
    상기 하부 전극 상에 상기 콘택홀을 채우도록 희생막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 콘택홀을 형성한 후에,
    상기 콘택홀을 완전히 채우도록 하부 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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