TWI784597B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI784597B
TWI784597B TW110122915A TW110122915A TWI784597B TW I784597 B TWI784597 B TW I784597B TW 110122915 A TW110122915 A TW 110122915A TW 110122915 A TW110122915 A TW 110122915A TW I784597 B TWI784597 B TW I784597B
Authority
TW
Taiwan
Prior art keywords
lower electrode
film
interface film
semiconductor device
uppermost surface
Prior art date
Application number
TW110122915A
Other languages
English (en)
Other versions
TW202205629A (zh
Inventor
姜埈求
安相赫
姜相列
李珍秀
李炫錫
趙基熙
蔡弘植
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202205629A publication Critical patent/TW202205629A/zh
Application granted granted Critical
Publication of TWI784597B publication Critical patent/TWI784597B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

本發明提供一種半導體裝置，包含：基底；第一支撐件圖案及第二支撐件圖案，在第一方向上依序堆疊在基底上且與基底的上部表面間隔開；下部電極孔，在第一方向上延伸穿過基底上的第一支撐件圖案及第二支撐件圖案；界面膜，位於下部電極孔的側壁及底部表面上；下部電極，在界面膜上位於下部電極孔的內部；電容器介電膜，與界面膜的側壁、界面膜的最上表面以及下部電極的最上表面實體接觸，界面膜的最上表面形成於與第二支撐件圖案的上部表面相同的平面上。

Description

半導體裝置
本申請案主張2020年7月30日在韓國智慧財產局(Korean Intellectual Property Office)申請的韓國專利申請案第10-2020-0094944號的權益，所述申請案的揭露內容以引用的方式併入本文中。
本揭露是關於一種半導體裝置。
埋入通道陣列電晶體(buried channel array transistor；BCAT)可藉由包含嵌入溝渠中的閘極電極來克服DRAM結構的短通道效應。
然而，隨著半導體裝置變得更加高度整合，個別電路圖案可進一步小型化以在同一區域中實施更多半導體元件。亦即，可減少半導體元件的組件的設計規則。隨著DRAM裝置亦變得更加高度整合，DRAM裝置中所使用的電容器中保持的電荷量已減少。因此，已對增加電容器中儲存的電荷量及改良電容器的洩漏特性進行研究。
本發明概念的態樣可提供一種半導體裝置，所述半導體裝置藉由在下部電極上形成界面膜來有效地使電容器介電膜結晶。
本發明概念的態樣亦可提供一種半導體裝置，所述半導體裝置藉由在下部電極與電容器介電膜之間形成界面膜以減小電容的最大值與電容的最小值之間的差來增加電容器的電容。
根據本發明概念的實例實施例，提供一種半導體裝置，包括：基底；第一支撐件圖案及第二支撐件圖案，在第一方向上依序堆疊在基底上且與基底的上部表面間隔開；下部電極孔，在第一方向上延伸穿過在基底上的第一支撐件圖案及第二支撐件圖案；界面膜，位於下部電極孔的側壁及底部表面上；下部電極，在界面膜上位於下部電極孔的內部；電容器介電膜，與界面膜的側壁、界面膜的最上表面以及下部電極的最上表面實體接觸，界面膜的最上表面形成於與第二支撐件圖案的上部表面相同的平面上。
根據本發明概念的實例實施例，提供一種半導體裝置，包括：基底；下部電極孔，在基底上在垂直於基底的上部表面的第一方向上延伸；界面膜，位於下部電極孔的側壁及底部表面上；第一下部電極，位於下部電極孔中的界面膜上；第二下部電極，在第一下部電極上位於下部電極孔的內部且包含與第一下部電極的第一材料不同的第二材料；以及電容器介電膜，與界面膜的側壁、界面膜的最上表面以及第二下部電極的最上表面實體接觸。
根據本發明概念的實例實施例，提供一種半導體裝置，包括：基底；第一支撐件圖案及第二支撐件圖案，在第一方向上 依序堆疊在基底上且與基底的上部表面間隔開；下部電極孔，在第一方向上延伸穿過基底上的第一支撐件圖案及第二支撐件圖案；界面膜，位於下部電極孔的側壁及底部表面上；下部電極，在界面膜上位於下部電極孔的內部；上部電極，位於基底與第一支撐件圖案之間、位於第一支撐件圖案與第二支撐件圖案之間以及位於第二支撐件圖案的上部表面上；以及電容器介電膜，位於基底與上部電極之間、位於第一支撐件與上部電極之間、位於第二支撐件圖案與上部電極之間以及位於界面膜與上部電極之間，其中電容器介電膜與界面膜的最上表面及下部電極的最上表面實體接觸，界面膜的最上表面形成於與第二支撐件圖案的上部表面相同的平面上，且界面膜包含金屬氧化物、金屬氮化物或金屬氮氧化物。
本發明概念的實施例不受限於上述發明內容中所闡述的實施例。
本發明概念的上述及其他態樣藉由參考下文給出的本發明概念的詳細描述對於本揭露所涉及的所屬領域中具有通常知識者將變得更加顯而易見。
101:基底
102:層間絕緣膜
103:接觸插塞
105:蝕刻終止膜
110:第一支撐件圖案
111:第一支撐件膜
120:第二支撐件圖案
121:第二支撐件膜
130、430、530、630、730、830、930:下部電極
140、740、940:界面膜
141:第一預界面膜
142:第二預界面膜
150、350、750、950:電容器介電膜
160、760、960:上部電極
181:第一模製膜
182:第二模製膜
190、790:模製膜移除區
270:上部界面膜
351:第一電容器介電膜
352:第二電容器介電膜
431、531、631、731、831、931:第一下部電極
432、532、632、732、832、932:第二下部電極
633、733、833、933:第三下部電極
A-A':線
DR1第一方向
DR2:第二方向
DR3:豎直方向
H:下部電極孔
R1:區
t:厚度
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其實例實施例將變得更加顯而易見，其中：
圖1為示出根據本發明概念的一些實施例的半導體裝置的平面圖。
圖2為沿著圖1的線A-A'截取的橫截面圖。
圖3為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖4為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖5為圖4的區R1的放大圖。
圖6為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖7為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖8為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖9為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖10為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖11為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
圖12至圖21為示出用於製造圖2中所繪示的半導體裝置的方法的中間階段圖。
圖22至圖24為示出用於製造圖9中所繪示的半導體裝置的方法的中間階段圖。
在下文中，將參考繪示本發明概念的實例實施例的隨附 圖式如下描述本揭露的實施例。相同附圖標號用於圖式中的相同元件，且將省略其冗餘描述。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者的任何及所有組合。應理解，當元件稱為「在」另一元件「上」、「附接」至另一元件、「連接」至另一元件、與另一元件「耦接」、「接觸」另一元件等時，所述元件可直接在另一元件上、附接至另一元件、連接至另一元件、與另一元件耦接或接觸另一元件，或亦可存在介入元件。相反，當元件稱為例如「直接在」另一元件「上」、「直接附接」至另一元件、「直接連接」至另一元件、「直接」與另一元件「耦接」或「直接接觸」另一元件時，不存在介入元件。應注意，相對於一個實施例所描述的態樣可併入於不同實施例中，儘管並未相對於其具體描述。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合進行組合。
在下文中，將參考圖1及圖2描述根據本揭露的一些實施例的半導體裝置。
圖1為示出根據本發明概念的一些實施例的半導體裝置的平面圖。圖2為沿著圖1的線A-A'截取的橫截面圖。
參考圖1及圖2，根據本發明概念的一些實施例的半導體裝置包括基底101、層間絕緣膜102、蝕刻終止膜105、第一支撐件圖案110、第二支撐件圖案120、下部電極130、界面膜140、電容器介電膜150以及上部電極160。
基底101可為塊狀矽或絕緣體上矽(silicon-on-insulator；SOI)。在其他實施例中，基底101可為矽基底或可包含其他材料，例如但不限於矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。在以下描述中，基底101將描述為矽基底。
儘管未繪示，但用作字元線的閘極電極可安置於基底101內部。單元主動區及元件分離區可形成於基底101上。舉例而言，兩個電晶體可形成於單個單元主動區內部。
層間絕緣膜102可安置於基底101上。層間絕緣膜102可包含例如氧化矽(SiO2)、氮化矽以及/或氮氧化矽。層間絕緣膜102可為單層或多層。
接觸插塞103可安置於層間絕緣膜102中以在豎直方向DR3上穿透或延伸穿過層間絕緣膜102。接觸插塞103可電連接至形成於基底101內部的源極/汲極區。
接觸插塞103可包含導電材料。接觸插塞103可包含例如多晶矽、金屬矽化物化合物、導電金屬氮化物以及/或金屬。然而，本發明概念的實施例不限於此。
蝕刻終止膜105可安置於層間絕緣膜102上。蝕刻終止膜105可安置為包覆或接界形成為與層間絕緣膜102的上部表面相鄰的界面膜140的側壁的一部分。
蝕刻終止膜105可包含相對於包含氧化物的第一模製膜(圖12的181)及第二模製膜(圖12的182)具有蝕刻選擇性的材料。蝕刻終止膜105可包含例如氮化矽、碳氮化矽、硼氮化矽、碳氧化矽、氮氧化矽、氧化矽以及/或碳氮氧化矽。舉例而言，碳氧化矽包含矽(Si)、碳(C)以及氧(O)，但並不意謂指定矽(Si)、碳(C)以及氧(O)之間的比率。
第一支撐件圖案110及第二支撐件圖案120可安置於基 底101上。第一支撐件圖案110及第二支撐件圖案120可安置為在豎直方向DR3上與基底101的上部表面依序間隔開。
第一支撐件圖案110可安置於蝕刻終止膜105上以在豎直方向DR3上與蝕刻終止膜105間隔開。第二支撐件圖案120可安置於第一支撐件圖案110上以在豎直方向DR3上與第一支撐件圖案110間隔開。第一支撐件圖案110及第二支撐件圖案120中的每一者可安置為與下部電極130接界或圍繞下部電極130。亦即，第一支撐件圖案110及第二支撐件圖案120中的每一者可安置於相鄰的下部電極130之間。
第一支撐件圖案110及第二支撐件圖案120中的每一者可包含例如氮氧化矽、氮化矽、碳氮化矽以及/或氧化鉭。儘管第一支撐件圖案110及第二支撐件圖案120可包含相同材料，但本發明概念的實施例不限於此。在一些其他實施例中，第一支撐件圖案110及第二支撐件圖案120可包含彼此不同的材料。
下部電極孔H可在基底101上在豎直方向DR3上穿透或延伸穿過基底第一支撐件圖案110及第二支撐件圖案120。此外，下部電極孔H可在豎直方向DR3上穿透或延伸穿過蝕刻終止膜105。接觸插塞103的上部表面可由下部電極孔H至少部分地暴露或顯露。
多個下部電極孔H可形成為在包含作為水平方向的第一方向DR1及垂直於第一方向DR1的第二方向DR2的水平面上彼此間隔開。
界面膜140可沿著下部電極孔H的側壁及底部表面安置。界面膜140可例如以保形方式形成。界面膜140的厚度t可為 例如10埃至50埃。
界面膜140的最上表面可在DR1方向上與第二支撐件圖案120的最上表面形成於相同平面上。界面膜140的側壁可與第一支撐件圖案110及第二支撐件圖案120中的每一者實體接觸。界面膜140可分別安置於第一支撐件圖案110與下部電極130之間及第二支撐件圖案120與下部電極130之間。
界面膜140可包含金屬氧化物、金屬氮化物以及/或金屬氮氧化物。舉例而言，界面膜140可包含氮化鈮鈦、氧化鈮鈦以及/或氮氧化鈮鈦。
下部電極130可安置於下部電極孔H內部。舉例而言，下部電極130可完全或部分地填充界面膜140上的下部電極孔H的內部。亦即，下部電極130可具有柱形狀。然而，本發明概念的實施例不限於此。在一些其他實施例中，下部電極130可具有圓柱形狀。
下部電極130的最上表面可在DR1方向上與界面膜140的最上表面形成於相同平面上。下部電極130的最上表面可在DR1方向上與第二支撐件圖案120的上部表面形成於相同平面上。下部電極130的側壁可不與第一支撐件圖案110及第二支撐件圖案120中的每一者實體接觸。
下部電極130可包含與界面膜140不同的材料。下部電極130可包含金屬氮化物。下部電極130可包含例如氮化鈮。在一些其他實施例中，下部電極130可包含例如氮化鈦、氮化鉬、氮化鉭、氮化釕、氮化鎢、金屬(例如，釕(Ru)、銥(Ir)、鈦(Ti)、鉭(Ta)以及/或鈮(Nb))以及/或金屬氧化物。
電容器介電膜150可以保形方式安置於蝕刻終止膜105、第一支撐件圖案110、第二支撐件圖案120以及界面膜140上。此外，電容器介電膜150可安置於下部電極130的最上表面上，如圖2中所繪示。
具體言之，電容器介電膜150可沿著蝕刻終止膜105的上部表面安置。電容器介電膜150可沿著第一支撐件圖案110的上部表面及下部表面安置。電容器介電膜150可沿著第二支撐件圖案120的上部表面及下部表面安置。電容器介電膜150可安置於界面膜140的側壁的末端上。
電容器介電膜150可與界面膜140的側壁、界面膜140的最上表面以及下部電極130的最上表面中的每一者實體接觸。
電容器介電膜150可包含氧化矽(SiO2)、氮化矽、氮氧化矽以及/或高介電常數材料。高介電常數材料可包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭以及/或鈮酸鉛鋅。然而，本發明概念的實施例不限於此。
上部電極160可安置於電容器介電膜150上。上部電極160可進一步安置於基底101與第一支撐件圖案110之間、第一支撐件圖案110與第二支撐件圖案120之間以及第二支撐件圖案120的上部表面上。
亦即，電容器介電膜150可安置於蝕刻終止膜105與上部電極160之間、界面膜140與上部電極160之間、第一支撐件圖案110與上部電極160之間以及第二支撐件圖案120與上部電 極160之間。此外，電容器介電膜150可安置於下部電極130及上部電極160的最上表面上。
上部電極160可包含例如摻雜多晶矽、金屬、金屬氮化物以及/或金屬矽化物。
根據本發明概念的一些實施例的半導體裝置可藉由在下部電極130與電容器介電膜150之間形成界面膜140及減小電容的最大值與電容的最小值之間的差來增加電容器的電容。
此外，根據本發明概念的一些實施例的半導體裝置可藉由在下部電極130上形成界面膜140有效地使電容器介電膜150結晶。
在下文中，將參考圖3描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖3為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖3，根據本發明概念的一些其他實施例的半導體裝置可包括安置於電容器介電膜150與上部電極160之間的上部界面膜270。
具體言之，上部界面膜270可安置於電容器介電膜150與上部電極160之間，安置於蝕刻終止膜105與第一支撐件圖案110之間。上部界面膜270可安置於電容器介電膜150與上部電極160之間，安置於第一支撐件圖案110與第二支撐件圖案120之間。上部界面膜270可安置於電容器介電膜150與上部電極160之間，安置於第二支撐件圖案120的上部表面上。
上部界面膜270可減少或防止電容器介電膜150中含有的氧原子移動至上部電極160。上部界面膜270可包含金屬氧化物。上部界面膜270可包含例如氧化鈦、氧化鉭、氧化鉬、氧化錫以及/或氧化鈮。
在下文中，將參考圖4及圖5描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖4為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。圖5為圖4的區R1的放大圖。
參看圖4及圖5，根據本發明概念的一些其他實施例的半導體裝置可具有形成於雙層膜中的電容器介電膜350。
電容器介電膜350可包括第一電容器介電膜351及安置於第一電容器介電膜351上的第二電容器介電膜352，使得介電膜350不包括單片層。
第一電容器介電膜351可與界面膜140的側壁及最上表面實體接觸。此外，第一電容器介電膜351可與蝕刻終止膜105、第一支撐件圖案110、第二支撐件圖案120以及下部電極130的最上表面中的每一者實體接觸。第一電容器介電膜351可包含例如氧化鉿。
第二電容器介電膜352可安置於第一電容器介電膜351與上部電極160之間。第二電容器介電膜352可包含與第一電容器介電膜351不同的材料。第二電容器介電膜352可包含例如氧化鋯。
在下文中，將參考圖6描述根據本發明概念的一些其他 實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖6為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖6，在根據本發明概念的一些其他實施例的半導體裝置中，下部電極430可包括第一下部電極431及第二下部電極432。
第一下部電極431可以保形方式安置於下部電極孔H內部的界面膜140上。第一下部電極431可包含例如氮化鈮(NbN)。
第二下部電極432可完全或部分地填充第一下部電極431上的下部電極孔H的內部。第二下部電極432可包含與第一下部電極431不同的材料。第二下部電極432可包含例如氮化鈦(TiN)。
第一下部電極431的最上表面、第二下部電極432的最上表面、界面膜140的最上表面以及第二支撐件圖案120的上部表面可分別在DR1方向上形成於相同平面上。
在下文中，將參考圖7描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖7為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖7，在根據本發明概念的一些其他實施例的半導體裝置中，下部電極530可包括第一下部電極531及第二下部電極532。
第一下部電極531可以保形方式安置於下部電極孔H內部的界面膜140上。第一下部電極531可不安置於界面膜140的上部部分的至少一部分上。亦即，界面膜140的側壁的至少一部分可至少部分地暴露或顯露於第一下部電極531的最上表面上。第一下部電極531可包含例如氮化鈮。
第二下部電極532可完全或部分地填充第一下部電極531上的下部電極孔H的內部。第二下部電極532可安置於第一下部電極531的最上表面上。第二下部電極532可與第一下部電極531的最上表面實體接觸。第二下部電極532可與第一下部電極531的最上表面上的界面膜140實體接觸。第二下部電極532可包含與第一下部電極531不同的材料。第二下部電極532可包含例如氮化鈦。
第二下部電極532的最上表面、界面膜140的最上表面以及第二支撐件圖案120的上部表面可分別在DR1方向上形成於相同平面上。
在下文中，將參考圖8描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖8為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖8，在根據本發明概念的一些其他實施例的半導體裝置中，下部電極630可包括第一下部電極631、第二下部電極632以及第三下部電極633。
第一下部電極631可以保形方式安置於下部電極孔H內 部的界面膜140上。第一下部電極631可包含例如氮化鈦。
第二下部電極632可完全或部分地填充第一下部電極631上的下部電極孔H的內部。第二下部電極632可包含與第一下部電極631不同的材料。第二下部電極632可包含例如氮化鈮。
第三下部電極633可以保形方式安置於界面膜140與第一下部電極631之間。第三下部電極633可包含與第一下部電極631不同的材料。第三下部電極633可包含與第二下部電極632相同的材料。第三下部電極633可包含例如氮化鈦。然而，本發明概念的實施例不限於此。在一些其他實施例中，第三下部電極633可包含與第二下部電極632不同的材料。
第一下部電極631的最上表面、第二下部電極632的最上表面、第三下部電極633的最上表面、界面膜140的最上表面以及第二支撐件圖案120的上部表面中的每一者可在DR1方向上形成於相同平面上。
在下文中，將參考圖9描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖9為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖9，在根據本揭露的一些其他實施例的半導體裝置中，下部電極730可包括第一下部電極731、第二下部電極732以及第三下部電極733。
第一下部電極731可以保形方式安置於下部電極孔H內部的界面膜740上。第一下部電極731可包含例如氮化鈦。
第二下部電極732可完全或部分地填充第一下部電極731上的下部電極孔H的內部。第二下部電極732可包含與第一下部電極731不同的材料。第二下部電極732可包含例如氮化鈮。
第三下部電極733可以保形方式安置於界面膜740與第一下部電極731之間。第三下部電極733可包含與第一下部電極731不同的材料。第三下部電極733可包含與第二下部電極732相同的材料。第二下部電極732可包含例如氮化鈦。然而，本發明概念的實施例不限於此。在一些其他實施例中，第三下部電極733可包含與第二下部電極732不同的材料。
第一下部電極731的最上表面、第二下部電極732的最上表面、第三下部電極733的最上表面、界面膜740的最上表面以及第二支撐件圖案120的上部表面中的每一者可在DR1方向上形成於相同平面上。
電容器介電膜750的至少一部分可與第一下部電極731的側壁實體接觸。具體言之，電容器介電膜750可在蝕刻終止膜105與第一支撐件圖案110之間與第一下部電極731的側壁實體接觸。電容器介電膜750可在豎直方向DR3上在蝕刻終止膜105與第一支撐件圖案110之間與第三下部電極733及界面膜740中的每一者重疊。
此外，電容器介電膜750可在第一支撐件圖案110與第二支撐件圖案120之間與第一下部電極731的側壁實體接觸。電容器介電膜750可在豎直方向DR3上在第一支撐件圖案110與第二支撐件圖案120之間與第三下部電極733及界面膜740中的每一者重疊。
上部電極760可安置於電容器介電膜750上。
在下文中，將參考圖10描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖10為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖10，在根據本發明概念的一些其他實施例的半導體裝置中，下部電極830可包括第一下部電極831、第二下部電極832以及第三下部電極833。
第三下部電極833可以保形方式安置於界面膜140上。第三下部電極833可包含與第一下部電極831不同的材料。第三下部電極833可包含與第二下部電極832相同的材料。第三下部電極833可包含例如氮化鈦。然而，本發明概念的實施例不限於此。在一些其他實施例中，第三下部電極833可包含與第二下部電極832不同的材料。
第一下部電極831可以保形方式安置於下部電極孔H內部的第三下部電極833上。第一下部電極831可不安置於第三下部電極833的上部部分的至少一部分上。亦即，第三下部電極833的側壁的至少一部分可至少部分地暴露或顯露在第一下部電極831的最上表面上。第一下部電極831可包含例如氮化鈮。
第二下部電極832可完全或部分地填充第一下部電極831上的下部電極孔H的內部。第二下部電極832可安置於第一下部電極831的最上表面上。第二下部電極832可與第一下部電極831的最上表面實體接觸。第二下部電極832可與第一下部電 極831的最上表面上的第三下部電極833實體接觸。第二下部電極832可包含與第一下部電極831不同的材料。第二下部電極832可包含例如氮化鈦。
第二下部電極832的最上表面、第三下部電極833的最上表面、界面膜140的最上表面以及第二支撐件圖案120的上部表面可分別在DR1方向上形成於相同平面上。
在下文中，將參考圖11描述根據本發明概念的一些其他實施例的半導體裝置。與圖2中所繪示的半導體裝置的差異將為描述的重點。
圖11為示出根據本發明概念的一些其他實施例的半導體裝置的橫截面圖。
參考圖11，在根據本發明概念的一些其他實施例的半導體裝置中，下部電極930可包括第一下部電極931、第二下部電極932以及第三下部電極933。
第三下部電極933可以保形方式安置於界面膜940上。第三下部電極933可包含與第一下部電極931不同的材料。第三下部電極933可包含與第二下部電極932相同的材料。第三下部電極933可包含例如氮化鈦。然而，本發明概念的實施例不限於此。在一些其他實施例中，第三下部電極933可包含與第二下部電極932不同的材料。
第一下部電極931可以保形方式安置於下部電極孔H內部的第三下部電極933上。第一下部電極931可不安置於第三下部電極933的上部部分的至少一部分上。亦即，第三下部電極933的側壁的至少一部分可至少部分地暴露或顯露在第一下部電極 931的最上表面上。第一下部電極931可包含例如氮化鈮。
第二下部電極932可完全或部分地填充第一下部電極931上的下部電極孔H的內部。第二下部電極932可安置於第一下部電極931的最上表面上。第二下部電極932可與第一下部電極931的最上表面實體接觸。第二下部電極932可與第一下部電極931的最上表面上的第三下部電極933實體接觸。第二下部電極932可包含與第一下部電極931不同的材料。第二下部電極932可包含例如氮化鈦。
第二下部電極932的最上表面、第三下部電極933的最上表面、界面膜940的最上表面以及第二支撐件圖案120的上部表面可分別在DR1方向上形成於相同平面上。
電容器介電膜950的至少一部分可與第一下部電極931的側壁實體接觸。具體言之，電容器介電膜950可在蝕刻終止膜105與第一支撐件圖案110之間與第一下部電極931的側壁接觸。電容器介電膜950可在豎直方向DR3上在蝕刻終止膜105與第一支撐件圖案110之間與第三下部電極933及界面膜940中的每一者重疊。
此外，電容器介電膜950可在第一支撐件圖案110與第二支撐件圖案120之間與第一下部電極931的側壁實體接觸。電容器介電膜950可在豎直方向DR3上在第一支撐件圖案110與第二支撐件圖案120之間與第三下部電極933及界面膜940中的每一者重疊。
上部電極960可安置於電容器介電膜950上。
在下文中，將參考圖2及圖12至圖21描述根據本發明 概念的一些實施例的用於製造圖2中所繪示的半導體裝置的方法。
圖12至圖21為示出根據本發明概念的一些實施例的用於製造圖2中所繪示的半導體裝置的方法的中間階段圖。
參考圖12，可在基底101上形成層間絕緣膜102及在豎直方向DR3上穿透或延伸穿過層間絕緣膜102的接觸插塞103。
隨後，可在層間絕緣膜102及接觸插塞103上依序堆疊蝕刻終止膜105、第一模製膜181、第一支撐件膜111、第二模製膜182以及第二支撐件膜121。
第一模製膜181及第二模製膜182中的每一者可包含氧化矽(SiO2)。第一模製膜181及第二模製膜182中的每一者可包含例如可流動氧化物(Flowable Oxide；FOX)、東燃矽氮烷(Tonen SilaZene；TOSZ)、未摻雜矽石玻璃(Undoped Silica Glass；USG)、硼矽酸鹽玻璃(Borosilica Glass；BSG)、磷矽酸鹽玻璃(PhosphoSilica Glass；PSG)、硼磷矽酸鹽玻璃(BoroPhosphoSilica Glass；BPSG)、電漿增強原矽酸四乙酯(Plasma Enhanced Tetra Ethyl Ortho Silicate；PETEOS)、氟化物矽酸鹽玻璃(Fluoride Silicate Glass；FSG)、高密度電漿(High Density Plasma；HDP)、電漿增強氧化物(Plasma Enhanced Oxide；PEOX)、可流動CVD(Flowable CVD；FCVD)或其組合。
儘管圖12繪示第一模製膜181及第二模製膜182中的每一者形成為單個單片層，但本發明概念的實施例不限於此。亦即，在一些其他實施例中，第一模製膜181及第二模製膜182中的每一者可包括彼此具有不同蝕刻速率的兩個或大於兩個層。
參考圖13，可形成在豎直方向DR3上穿透或延伸穿過第 二支撐件膜(圖12的121)、第二模製膜182、第一支撐件膜(圖12的111)、第一模製膜181以及蝕刻終止膜105的多個下部電極孔H。在此結構中，接觸插塞103的上部表面可經由下部電極孔H至少部分地暴露或顯露。
參考圖13及圖14，可沿著下部電極孔H的側壁及底部表面依序形成第一預界面膜141及第二預界面膜142。
具體言之，可以保形方式沿著下部電極孔H的側壁及底部表面形成第一預界面膜141。第一預界面膜141可包含金屬氧化物。第一預界面膜141可包含例如氧化鈮。
隨後，可以保形方式在第一預界面膜141上形成第二預界面膜142。第二預界面膜142可包含金屬氮化物。第二預界面膜142可包含例如氮化鈮。
在一些其他實施例中，如圖15中所繪示，可沿著下部電極孔H的側壁及底部表面依序形成第二預界面膜142及第一預界面膜141。
具體言之，可以保形方式沿著下部電極孔H的側壁及底部表面形成第二預界面膜142。隨後，可以保形方式在第二預界面膜142上形成第一預界面膜141。
在一些其他實施例中，如圖16中所繪示，可沿著下部電極孔H的側壁及底部表面交替堆疊第一預界面膜141及第二預界面膜142。亦即，可在下部電極孔H的側壁及底部表面上依序堆疊第一預界面膜141、第二預界面膜142、第一預界面膜141以及第二預界面膜142。
參考圖17及圖18，可藉由使第一預界面膜141與第二預 界面膜142彼此反應而形成界面膜140。可以保形方式沿著下部電極孔H的側壁及底部表面形成界面膜140。
參考圖19，可在界面膜140上形成下部電極130以完全或部分地填充下部電極孔H的內部。
參考圖20，可移除第一模製膜181及第二模製膜182。舉例而言，可經由濕式蝕刻製程移除第一模製膜181及第二模製膜182中的每一者。
參考圖21，可在移除第一模製膜181及第二模製膜182的模製膜移除區190中形成電容器介電膜150。
可在模製膜移除區190中以保形方式在蝕刻終止膜105的上部表面、第一支撐件圖案110的上部表面及下部表面、第二支撐件圖案120的下部表面以及界面膜140的側壁上形成電容器介電膜150。此外，可以保形方式在第二支撐件圖案120的上部表面、下部電極130的最上表面以及界面膜140的最上表面上形成電容器介電膜150。
隨後，可在模製膜移除區190中的電容器介電膜150上形成上部電極(圖2的160)。此外，可在形成於第二支撐件圖案120的上部表面上的電容器介電膜150上形成上部電極(圖2的160)。根據本發明概念的一些實施例，圖2中所繪示的半導體裝置可經由以上所描述的製造製程來製造。
在下文中，將參考圖9及圖22至圖24描述根據本發明概念的一些實施例的製造圖9中所繪示的半導體裝置的方法。
圖22至圖24為示出根據本發明概念的一些實施例的用於製造圖9中所繪示的半導體裝置的方法的中間階段圖。
參考圖22，在執行圖12至圖18中繪示的製造製程之後，可在下部電極孔H內部依序形成第三下部電極733、第一下部電極731以及第二下部電極732。
具體言之，可以保形方式在下部電極孔H內部的界面膜140上形成第三下部電極733。隨後，可以保形方式在下部電極孔H內部的第三下部電極733上形成第一下部電極731。隨後，可在第一下部電極731上形成第二下部電極732以完全或部分地填充下部電極孔H的內部。
參考圖23，可例如經由濕式蝕刻製程移除圖22中所繪示的第一模製膜181及第二模製膜182。在此情況下，可移除存在於蝕刻終止膜105與第一支撐件圖案110之間的界面膜140及第三下部電極733。因此，第一下部電極731可經由在蝕刻終止膜105與第一支撐件圖案110之間的模製膜移除區790至少部分地暴露或顯露。
此外，可移除存在於第一支撐件圖案110與第二支撐件圖案120之間的界面膜140及第三下部電極733。因此，第一下部電極731可經由在第一支撐件圖案110與第二支撐件圖案120之間的模製膜移除區790至少部分地暴露或顯露。
參考圖24，可在模製膜移除區790中形成電容器介電膜750。
可在模製膜移除區790中以保形方式在蝕刻終止膜105的上部表面、第一支撐件圖案110的上部表面及下部表面、第二支撐件圖案120的下部表面以及第一下部電極731的側壁上形成電容器介電膜750。另外，可以保形方式在第二支撐件圖案120 的上部表面、下部電極730的最上表面以及界面膜740的最上表面上形成電容器介電膜750。
隨後，可在模製膜移除區790中的電容器介電膜750上形成上部電極(圖9的上部電極760)。此外，可在形成於第二支撐件圖案120的上部表面上的電容器介電膜750上形成上部電極(圖9的上部電極760)。根據本發明概念的一些實施例，圖9中所繪示的半導體裝置可經由以上所描述的製造製程來製造。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，所揭露的本揭露的較佳實施例僅在一般性及描述性意義上使用，而非出於限制目的。
101:基底
102:層間絕緣膜
103:接觸插塞
105:蝕刻終止膜
110:第一支撐件圖案
120:第二支撐件圖案
130:下部電極
140:界面膜
150:電容器介電膜
160:上部電極
A-A':線
DR1:第一方向
DR2:第二方向
DR3:豎直方向
H:下部電極孔
t:厚度

Claims (20)

  1. 一種半導體裝置，包括：基底；接觸插塞，位於所述基底上，第一支撐件圖案及第二支撐件圖案，在第一方向上依序堆疊在所述基底上且與所述基底的上部表面間隔開；下部電極孔，在所述第一方向上延伸穿過所述接觸插塞上的所述第一支撐件圖案及所述第二支撐件圖案；界面膜，位於所述下部電極孔的側壁及底部表面上，所述界面膜與所述接觸插塞接觸；下部電極，在所述界面膜上位於所述下部電極孔內部；以及電容器介電膜，與所述界面膜的側壁、所述界面膜的最上表面以及所述下部電極的最上表面實體接觸，其中所述界面膜的所述最上表面形成於與所述第二支撐件圖案的上部表面相同的平面上。
  2. 如請求項1所述的半導體裝置，其中所述界面膜位於所述第一支撐件圖案與所述下部電極之間，且位於所述第二支撐件圖案與所述下部電極之間。
  3. 如請求項1所述的半導體裝置，更包括：上部電極，所述上部電極位於所述基底與所述第一支撐件圖案之間、位於所述第一支撐件圖案與所述第二支撐件圖案之間以及位於所述第二支撐件圖案的所述上部表面上。
  4. 如請求項3所述的半導體裝置，更包括：上部界面膜，位於所述電容器介電膜與所述上部電極之間。
  5. 如請求項1所述的半導體裝置，其中所述電容器介電膜包括：第一電容器介電膜，與所述界面膜的所述側壁實體接觸，以及第二電容器介電膜，位於所述第一電容器介電膜上且包含與所述第一電容器介電膜不同的材料。
  6. 如請求項1所述的半導體裝置，其中所述下部電極包括：第一下部電極，位於所述下部電極孔中的所述界面膜上，以及第二下部電極，在所述第一下部電極上位於所述下部電極孔的內部且包含與所述第一下部電極的第一材料不同的第二材料。
  7. 如請求項6所述的半導體裝置，其中所述第一下部電極的最上表面形成於與所述界面膜的所述最上表面相同的平面上。
  8. 如請求項6所述的半導體裝置，其中所述第一下部電極的最上表面與所述第二下部電極實體接觸。
  9. 如請求項6所述的半導體裝置，其中所述下部電極更包括第三下部電極，所述第三下部電極位於所述界面膜與所述第一下部電極之間且包含與所述第一下部電極的所述第一材料不同的第三材料，所述第三下部電極的最上表面形成於與所述界面膜的所述最上表面相同的平面上。
  10. 如請求項9所述的半導體裝置，其中所述電容器介 電膜的至少一部分與所述第一下部電極的側壁實體接觸。
  11. 如請求項9所述的半導體裝置，其中所述第二下部電極的所述第二材料與所述第三下部電極的所述第三材料相同。
  12. 如請求項1所述的半導體裝置，其中所述界面膜的厚度為約10埃至50埃。
  13. 一種半導體裝置，包括：基底；下部電極孔，在所述基底上在垂直於所述基底的上部表面的第一方向上延伸；界面膜，位於所述下部電極孔的側壁及底部表面上；第一下部電極，位於所述下部電極孔中的所述界面膜上；第二下部電極，在所述第一下部電極上位於所述下部電極孔的內部且包含與所述第一下部電極的第一材料不同的第二材料；以及電容器介電膜，與所述界面膜的側壁、所述界面膜的最上表面以及所述第二下部電極的最上表面實體接觸。
  14. 如請求項13所述的半導體裝置，其中所述界面膜的所述最上表面形成於與所述第二下部電極的所述最上表面相同的平面上。
  15. 如請求項13所述的半導體裝置，其中所述第一下部電極的最上表面形成於與所述界面膜的所述最上表面相同的平面上。
  16. 如請求項13所述的半導體裝置，其中所述下部電極更包括第三下部電極，所述第三下部電極位於所述界面膜與所述 第一下部電極之間且包含與所述第一下部電極的所述第一材料不同的第三材料，所述第三下部電極的最上表面形成於與所述界面膜的所述最上表面相同的平面上。
  17. 如請求項16所述的半導體裝置，更包括：第一支撐件圖案及第二支撐件圖案，依序堆疊在所述基底上且在所述第一方向上彼此間隔開；其中所述界面膜在所述第一支撐件圖案與所述第二支撐件圖案之間在所述第一方向上與所述電容器介電膜重疊。
  18. 如請求項16所述的半導體裝置，其中所述第二下部電極的所述第二材料與所述第三下部電極的所述第三材料相同。
  19. 一種半導體裝置，包括：基底；第一支撐件圖案及第二支撐件圖案，在第一方向上依序堆疊在所述基底上且與所述基底的上部表面間隔開；下部電極孔，在所述第一方向上延伸穿過所述基底上的所述第一支撐件圖案及所述第二支撐件圖案；界面膜，位於所述下部電極孔的側壁及底部表面上；下部電極，在所述界面膜上位於所述下部電極孔的內部；上部電極，位於所述基底與所述第一支撐件圖案之間、位於所述第一支撐件圖案與所述第二支撐件圖案之間以及位於所述第二支撐件圖案的上部表面上；以及電容器介電膜，位於所述基底與所述上部電極之間、位於所述第一支撐件圖案與所述上部電極之間、位於所述第二支撐件圖 案與所述上部電極之間以及位於所述界面膜與所述上部電極之間，其中所述電容器介電膜與所述界面膜的最上表面及所述下部電極的最上表面實體接觸，其中所述界面膜的所述最上表面形成於與所述第二支撐件圖案的所述上部表面相同的平面上，且其中所述界面膜包含金屬氧化物、金屬氮化物或金屬氮氧化物。
  20. 如請求項19所述的半導體裝置，其中所述下部電極包括：第一下部電極，位於所述下部電極孔中的所述界面膜上，以及第二下部電極，在所述第一下部電極上位於所述下部電極孔的內部且包含與所述第一下部電極不同的材料。
TW110122915A 2020-07-30 2021-06-23 半導體裝置 TWI784597B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200094944A KR20220014997A (ko) 2020-07-30 2020-07-30 반도체 장치
KR10-2020-0094944 2020-07-30

Publications (2)

Publication Number Publication Date
TW202205629A TW202205629A (zh) 2022-02-01
TWI784597B true TWI784597B (zh) 2022-11-21

Family

ID=80004646

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122915A TWI784597B (zh) 2020-07-30 2021-06-23 半導體裝置

Country Status (4)

Country Link
US (1) US11812601B2 (zh)
KR (1) KR20220014997A (zh)
CN (1) CN114068498A (zh)
TW (1) TWI784597B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527537B2 (en) * 2021-05-03 2022-12-13 Winbond Electronics Corp. Memory structure and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235274A1 (en) * 2011-03-14 2012-09-20 Doyle Brian S Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same
TW201532247A (zh) * 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法
US20180175044A1 (en) * 2014-02-05 2018-06-21 Conversant Intellectual Property Management Inc. Memory device with manufacturable cylindrical storage node

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080272421A1 (en) 2007-05-02 2008-11-06 Micron Technology, Inc. Methods, constructions, and devices including tantalum oxide layers
US8564094B2 (en) 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
KR102148338B1 (ko) 2013-05-03 2020-08-26 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR20150038808A (ko) 2013-09-30 2015-04-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102368099B1 (ko) 2015-06-25 2022-02-25 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 장치
US10903308B2 (en) * 2016-07-13 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor device
KR102397393B1 (ko) 2017-11-28 2022-05-12 삼성전자주식회사 반도체 장치
US11289487B2 (en) * 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods
KR102449895B1 (ko) 2018-05-18 2022-09-30 삼성전자주식회사 반도체 장치와 그 제조 방법
KR102661837B1 (ko) * 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치
US20200058731A1 (en) 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device
CN208819882U (zh) * 2018-09-29 2019-05-03 长鑫存储技术有限公司 电容器阵列及半导体器件
KR102461809B1 (ko) * 2018-11-09 2022-11-01 삼성전자주식회사 반도체 소자 및 이의 제조방법
US20210111179A1 (en) * 2019-10-11 2021-04-15 Intel Corporation 3d-ferroelectric random access memory (3d-fram)
KR20210071551A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210110969A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11309314B2 (en) * 2020-07-22 2022-04-19 Micron Technology, Inc. Array of capacitors and method used in forming an array of capacitors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235274A1 (en) * 2011-03-14 2012-09-20 Doyle Brian S Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same
TW201532247A (zh) * 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法
US20180175044A1 (en) * 2014-02-05 2018-06-21 Conversant Intellectual Property Management Inc. Memory device with manufacturable cylindrical storage node

Also Published As

Publication number Publication date
US11812601B2 (en) 2023-11-07
KR20220014997A (ko) 2022-02-08
US20220037325A1 (en) 2022-02-03
CN114068498A (zh) 2022-02-18
TW202205629A (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
KR102406719B1 (ko) 반도체 장치 및 그 제조 방법
US10741562B2 (en) Semiconductor device
US10607855B2 (en) Method for fabricating semiconductor device using a hybrid mask pattern
US10483373B2 (en) Semiconductor device
US7514736B2 (en) Semiconductor device having a capacitor and a fabrication method thereof
US9437420B2 (en) Capacitors including amorphous dielectric layers and methods of forming the same
US10910382B2 (en) Method for fabricating semiconductor device
TWI497649B (zh) 埋入式字元線結構及其製造方法
TWI784597B (zh) 半導體裝置
TW201714277A (zh) 半導體結構及其製造方法
KR20020066569A (ko) 반도체 장치의 저장 노드 형성 방법
US20240178138A1 (en) Semiconductor device
US20240014252A1 (en) Semiconductor device
TWI830319B (zh) 半導體裝置及其製造方法
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
US20230397404A1 (en) Integrated circuit device
US20220344341A1 (en) Semiconductor devices having air gaps
US20240015948A1 (en) Integrated circuit device and method of manufacturing the same
KR20240094112A (ko) 반도체 장치
TW202335189A (zh) 積體電路裝置
KR20230047968A (ko) 반도체 장치 및 그 제조 방법
KR20030002210A (ko) 반도체 소자의 커패시터 제조 방법
KR20090044413A (ko) 반도체소자의 캐패시터 형성방법
KR20040004787A (ko) 캐패시터의 제조 방법
KR20030002211A (ko) 반도체 소자의 캐패시터 제조 방법